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TUNNEL FIELD-EFFECT TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND SWITCH ELEMENT meetings

Foreign code F150008158
File No. K10101WO
Posted date Mar 17, 2015
Country WIPO
International application number 2014JP004175
International publication number WO 2015022777
Date of international filing Aug 12, 2014
Date of international publication Feb 19, 2015
Priority data
  • P2013-168048 (Aug 13, 2013) JP
Title TUNNEL FIELD-EFFECT TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND SWITCH ELEMENT meetings
Abstract A tunnel field-effect transistor (TFET) is configured by disposing a III-V compound semiconductor nano wire on a (111) plane of a IV semiconductor substrate exhibiting p-type conductivity, and arbitrarily disposing electrodes of a source, drain and gate. Alternatively, the tunnel field-effect transistor is configured by disposing a III-V compound semiconductor nano wire on a (111) plane of a IV semiconductor substrate exhibiting n-type conductivity, and arbitrarily disposing electrodes of a source, drain and gate. The nano wire is configured from a first region and a second region. For instance, the first region is intermittently doped with a p-type dopant, and the second region is doped with an n-type dopant.
Scope of claims (In Japanese)[請求項1]
n型およびp型のいずれか一方である第1導電型を呈する部分を含み、前記部分が(111)面を有するIV族半導体基板と、
前記(111)面上に起立する第1の領域、および、n型およびp型のいずれか他方である第2導電型を呈し、前記第1の領域に連続する第2の領域、を含むIII-V族化合物半導体ナノワイヤと、
前記III-V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極およびドレイン電極の一方と、
前記第2の領域に接続されたソース電極およびドレイン電極の他方と、
前記IV族半導体基板と前記第1の領域との界面に作用して前記ソース電極および前記ドレイン電極間のキャリアの流れを制御するための電界を発生させるように配置されたゲート電極と、
を有し、
前記第1の領域は、III-V族化合物半導体を前記第1導電型にするための第1導電型ドーパントおよびIII-V族化合物半導体を前記第2導電型にするための第2導電型ドーパントの一方または両方を含み、
前記第1の領域における前記第1導電型ドーパントおよび前記第2導電型ドーパントの少なくとも一方の濃度は、1×1014cm-3以上であり、かつ、前記第2の領域における前記第2導電型ドーパントの濃度未満である、
トンネル電界効果トランジスタ。
[請求項2]
少なくとも前記III-V族化合物半導体ナノワイヤの前記第1の領域における側面に配置されたゲート誘電体膜をさらに有し、
前記ゲート電極は、前記ゲート誘電体膜上に配置されている、請求項1に記載のトンネル電界効果トランジスタ。
[請求項3]
請求項1または2に記載のトンネル電界効果トランジスタを含むスイッチ素子。
[請求項4]
IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III-V族化合物半導体ナノワイヤを成長させるステップと、
前記IV族半導体基板および前記III-V族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、
前記III-V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、
前記III-V族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、
を含む、トンネル電界効果トランジスタの製造方法であって、
前記III-V族化合物半導体ナノワイヤを成長させるステップは、
前記(111)面上に、III族原料およびV族原料を供給しながら、III-V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III-V族化合物半導体を前記第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、
前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、n型およびp型のいずれか他方である第2導電型を呈する第2の領域を形成するステップと、
を含む、
トンネル電界効果トランジスタの製造方法。
[請求項5]
前記第1の領域は、III-V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、
前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014~1×1017cm-3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、
請求項4に記載の製造方法。
[請求項6]
前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1~5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0~29.5秒間である、請求項4または5に記載の製造方法。
[請求項7]
前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、請求項4~6のいずれか一項に記載の製造方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • HOKKAIDO UNIVERSITY
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • FUKUI TAKASHI
  • TOMIOKA KATSUHIRO
IPC(International Patent Classification)
Reference ( R and D project ) PRESTO Phase Interfaces for Highly Efficient Energy Utilization AREA
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