SIGNAL PROCESSING APPARATUS AND SIGNAL PROCESSING METHOD
| Foreign code | F150008180 |
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| Posted date | Mar 23, 2015 |
| Country | WIPO |
| International application number | 2014JP053813 |
| International publication number | WO 2014132843 |
| Date of international filing | Feb 18, 2014 |
| Date of international publication | Sep 4, 2014 |
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| Title | SIGNAL PROCESSING APPARATUS AND SIGNAL PROCESSING METHOD |
| Abstract | Proposed are a signal processing apparatus and a signal processing method that can estimate whether a logic circuit is operating at a correct timing or not in an in-progress stage of the processing of the logic circuit without afterward analyzing the ultimate processing result at the logic circuit. A signal processing apparatus (1) can estimate, if data (D) has already deviated in timing relative to a clock signal (CK) in an in-progress stage of the processing at a multiplier (4), that the arithmetic processing will fail to terminate within a time assumed by the multiplier (4) (in this case, the period of one clock, 12 [ns]). Thus, the signal processing apparatus (1) can estimate whether the multiplier (4) is operating at a correct timing or not in an in-progress stage of the arithmetic processing of the multiplier (4) without afterward analyzing the ultimate arithmetic processing result at the multiplier (4). |
| Scope of claims |
(In Japanese)[請求項1] 所定のクロック信号に同期させ所定のタイミングでデータを処理して出力する論理回路から処理途中のデータを取得し、処理途中の段階で該データが前記クロック信号に対してタイミングがずれているか否かを判断するタイミングエラー推測部を備える ことを特徴とする信号処理装置。 [請求項2] 前記タイミングエラー推測部は、 前記データの立ち上がりから立ち下がり、または立ち下がりから立ち上がりの遷移を検出する遷移検出部と、 前記データの遷移を前記クロック信号の立ち下がり期間中に検出したとき、該データが前記クロック信号に対しタイミングがずれていると推測するエラー判断部と を備えることを特徴とする請求項1記載の信号処理装置。 [請求項3] 前記データが前記クロック信号に対しタイミングがずれていると推測したとき、前記論理回路に対する前記クロック信号の供給を制御するクロック信号制御部を備える ことを特徴とする請求項1または2記載の信号処理装置。 [請求項4] 前記タイミングエラー推測部は、 前記論理回路から処理途中のデータを取得する位置に対応して、前記クロック信号の立ち上がりおよび立ち下がりのデューティ比を可変した検出用クロック信号を生成する検出用クロック信号生成部を備え、前記データが前記検出用クロック信号に対してタイミングがずれているか否かを判断する ことを特徴とする請求項1～3のうちいずれか1項記載の信号処理装置。 [請求項5] 前記検出用クロック信号生成部は、複数の遅延部を備えており、 各前記遅延部は、前記クロック信号を遅延させ、該クロック信号の立ち上がりおよび立ち下がりのデューティ比が異なる前記検出用クロック信号を生成する ことを特徴とする請求項4記載の信号処理装置。 [請求項6] 複数の前記論理回路により前記データを順番に処理する構成を有しており、 各前記論理回路には前記タイミングエラー推測部が設けられ、各前記タイミングエラー推測部毎に、対応する前記論理回路から処理途中のデータを取得し、処理途中の段階で該データが前記クロック信号に対してタイミングがずれているか否かを判断する ことを特徴とする請求項1～5のうちいずれか1項記載の信号処理装置。 [請求項7] 複数の前記タイミングエラー推測部のいずれかで、前記論理回路での処理途中の段階で前記データが前記クロック信号に対してタイミングがずれていると推測したとき、複数の前記論理回路全てに対し前記クロック信号の供給を制御させる信号統合判定部を備える ことを特徴とする請求項6記載の信号処理装置。 [請求項8] 複数の前記タイミングエラー推測部のいずれかで、前記論理回路での処理途中の段階で前記データが前記クロック信号に対してタイミングがずれていると推測したとき、前記タイミングがずれている前記論理回路と、該論理回路の前段の他の論理回路全てとに対し前記クロック信号の供給を制御する信号統合判定部を備える ことを特徴する請求項6記載の信号処理装置。 [請求項9] 所定のクロック信号に同期させ所定のタイミングでデータを処理して出力する論理回路から処理途中のデータを取得し、タイミングエラー推測部によって、処理途中の段階で該データが前記クロック信号に対してタイミングがずれているか否かを判断する ことを特徴とする信号処理方法。 |
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| IPC(International Patent Classification) |
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| Specified countries |
National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JP KE KG KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW EAPO: AM AZ BY KG KZ RU TJ TM EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN TD TG |
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