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METHOD FOR MANUFACTURING SILICON-CARBIDE SEMICONDUCTOR ELEMENT

Foreign code F150008270
File No. KG0119-WO01
Posted date Apr 2, 2015
Country WIPO
International application number 2014JP003048
International publication number WO 2014199614
Date of international filing Jun 6, 2014
Date of international publication Dec 18, 2014
Priority data
  • P2013-125018 (Jun 13, 2013) JP
Title METHOD FOR MANUFACTURING SILICON-CARBIDE SEMICONDUCTOR ELEMENT
Abstract In this method for manufacturing a semiconductor element, a modified layer produced by subjecting a substrate (70) to mechanical polishing is removed by heating said substrate (70) in the presence of silicon vapor pressure. An epitaxial-layer formation step, an ion-implantation step, an ion-activation step, and a second removal step are then performed. In the second removal step, after the ion-activation step, macro-step bunching and ion-implantation-deficient parts of the surface of the substrate (70) are removed by heating the substrate (70) in the presence of silicon vapor pressure. After that, an electrode formation step in which electrodes are formed on the substrate (70) is performed.
Scope of claims (In Japanese)[請求項1]
少なくとも表面がSiC層で構成されるとともにオフ角を有する基板を用いた半導体素子の製造方法において、
前記基板に機械的研磨を行うことで生じた変質層を、当該基板をSi蒸気圧下で加熱することで除去する第1除去工程と、
前記変質層を除去した前記基板にエピタキシャル層を形成するエピタキシャル層形成工程と、
前記エピタキシャル層にイオンを注入するイオン注入工程と、
前記基板を加熱してイオンを活性化するイオン活性化工程と、
前記イオン活性化工程が行われた前記基板表面のイオン注入不足部分、及び、前記イオン活性化工程で前記基板の表面に発生するマクロステップバンチングを、当該基板をSi蒸気圧下で加熱することで除去する第2除去工程と、
前記第2除去工程により前記イオン注入不足部分及び前記マクロステップバンチングが除去された前記基板に電極を形成する電極形成工程と、
を含むことを特徴とする半導体素子の製造方法。
[請求項2]
請求項1に記載の半導体素子の製造方法であって、
前記第1除去工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が10-2Pa以上で加熱することを特徴とする半導体素子の製造方法。
[請求項3]
請求項1に記載の半導体素子の製造方法であって、
前記エピタキシャル層形成工程では、化学蒸気蒸着法を用いてエピタキシャル層を形成することを特徴とする半導体素子の製造方法。
[請求項4]
請求項1に記載の半導体素子の製造方法であって、
前記エピタキシャル層形成工程では、液相エピタキシャル法を用いてエピタキシャル層を形成することを特徴とする半導体素子の製造方法。
[請求項5]
請求項1に記載の半導体素子の製造方法であって、
前記イオン活性化工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が10-3Pa以下で加熱することを特徴とする半導体素子の製造方法。
[請求項6]
請求項1に記載の半導体素子の製造方法であって、
前記第2除去工程では、温度範囲が1600℃以上2000℃以下であって、Siの圧力が10-3Pa以下で加熱することを特徴とする半導体素子の製造方法。
[請求項7]
請求項1に記載の半導体素子の製造方法であって、
前記SiC層の表面は、<11-20>方向のオフ角が4度以下の面であることを特徴とする半導体素子の製造方法。
[請求項8]
請求項1に記載の半導体素子の製造方法であって、
前記SiC層の表面は、<1-100>方向のオフ角が4度以下の面であることを特徴とする半導体素子の製造方法。
[請求項9]
請求項1に記載の半導体素子の製造方法であって、
前記SiC層の表面が、SiC分子の積層方向の1周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端していることを特徴とする半導体素子の製造方法。
[請求項10]
請求項1に記載の半導体素子の製造方法であって、
前記電極形成工程と前記第2除去工程を同一の加熱装置を用いて連続的に行うことを特徴とする半導体素子の製造方法。
[請求項11]
請求項1に記載の半導体素子の製造方法であって、
Siの圧力、加熱温度、及びエッチング速度を含んで構成される加熱条件と、マクロステップバンチングの発生の有無と、の関係性を考慮して、前記第1除去工程及び前記第2除去工程のうち少なくとも何れかにおける前記加熱条件が決定されることを特徴とする半導体素子の製造方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • KWANSEI GAKUIN EDUCATIONAL FOUNDATION
  • Inventor
  • KANEKO TADAAKI
  • OHTANI NOBORU
  • HAGIWARA KENTA
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS KE KG KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN TD TG
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