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SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, PRODUCTION METHOD THEREFOR, AND METHOD FOR SEARCHING FOR LOW-RESISTIVITY COPPER WIRING USED IN SAID SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE

Foreign code F150008409
File No. S2015-0138-N0
Posted date Jul 21, 2015
Country WIPO
International application number 2014JP059913
International publication number WO 2014185187
Date of international filing Mar 28, 2014
Date of international publication Nov 20, 2014
Priority data
  • P2013-101708 (May 13, 2013) JP
Title SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, PRODUCTION METHOD THEREFOR, AND METHOD FOR SEARCHING FOR LOW-RESISTIVITY COPPER WIRING USED IN SAID SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Abstract Provided are: a semiconductor integrated circuit device capable of suppressing increase in resistivity associated with reduction in wiring width and of further lowering the resistivity of a wiring layer, in relation to the increasing integration, density, and speed of LSI; a production method therefor; and an efficient low-resistivity copper wiring search method. The present invention comprises: a semiconductor substrate having circuit elements formed thereon; an insulating layer formed upon the main surface thereof; a trench formed using at least one insulating layer; and copper wiring formed inside the trench. The width of the copper wiring is no more than 100 nm and the concentration of a compound present as an impurity in the crystal grain boundary of the copper wiring and comprising metal elements, chlorine, and oxygen is no more than 2.0 atom% when converted to chlorine concentration. The present invention is characterized by the metal elements in the compound identified as an impurity being copper or iron, and when the impurity is a compound comprising Fe, Cl, and O, the concentration thereof is no more than 1.1 atom% when converted to Fe concentration.
Scope of claims (In Japanese)[請求項1]
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が100nm以下で、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素(Cl)及び酸素(O)からなる化合物の濃度が、該化合物に含まれる塩素濃度で換算したときに2.0原子%以下であることを特徴とする半導体集積回路装置。
[請求項2]
前記の金属元素、Cl及びOからなる化合物に含まれる金属元素が、銅(Cu)又は鉄(Fe)であることを特徴とする請求項1に記載の半導体集積回路装置。
[請求項3]
前記化合物がFe、Cl及びOからなる化合物であり、前記化合物の濃度が、前記化合物に含まれるFe濃度で換算したときに1.1原子%以下であることを特徴とする請求項1又は2に記載の半導体集積回路装置。
[請求項4]
請求項1~3の何れかに記載の半導体集積回路装置の製造方法であって、純度が99.9999質量%を超える硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が99.9999質量%を超える銅電極とを用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法。
[請求項5]
前記硫酸銅結晶及び前記銅電極は、それぞれ分別再結晶及び水素プラズマ溶解精製によって得られることを特徴とする請求項4に記載の半導体集積回路装置の製造方法。
[請求項6]
前記硫酸銅めっき浴は添加剤としてアクセラレータ、サプレッサ及びレベラーを有し、前記銅配線の結晶粒界に存在する不純物の濃度を低減するために、前記レベラーの添加量を前記硫酸銅めっき浴中のめっき液1l(リットル)に対して1ml未満及び0.1ml以上にすることを特徴とする請求項5又は6に記載の半導体集積回路の製造方法。
[請求項7]
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備える半導体集積回路装置において、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素(Cl)及び酸素(O)からなる化合物に含まれる塩素濃度を測定し、該塩素濃度が2.0原子%以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする低抵抗率銅配線の探索方法。
[請求項8]
前記の金属元素、Cl及びOからなる化合物に含まれる金属元素が、銅(Cu)又は鉄(Fe)であることを特徴とする請求項7に記載の低抵抗率銅配線の探索方法。
[請求項9]
前記化合物がFe、Cl及びOからなる化合物であり、前記化合物に含まれるFe濃度が1.1原子%以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする請求項7又は8に記載の低抵抗率銅配線の探索方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • IBARAKI UNIVERSITY
  • Inventor
  • ONUKI JIN
  • SASAJIMA YASUSHI
  • NAGANO TAKATOSHI
  • TAMAHASHI KUNIHIRO
  • CHIBA AKIO
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS KE KG KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN TD TG
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