Top > Search of International Patents > RECONFIGURABLE DELAY CIRCUIT, DELAY MONITOR CIRCUIT USING SAID DELAY CIRCUIT, VARIATION CORRECTION CIRCUIT, VARIATION MEASUREMENT METHOD, AND VARIATION CORRECTION METHOD

RECONFIGURABLE DELAY CIRCUIT, DELAY MONITOR CIRCUIT USING SAID DELAY CIRCUIT, VARIATION CORRECTION CIRCUIT, VARIATION MEASUREMENT METHOD, AND VARIATION CORRECTION METHOD

Foreign code F150008480
File No. AF14-01WO
Posted date Oct 26, 2015
Country WIPO
International application number 2014JP069976
International publication number WO 2015025682
Date of international filing Jul 29, 2014
Date of international publication Feb 26, 2015
Priority data
  • P2013-169965 (Aug 19, 2013) JP
Title RECONFIGURABLE DELAY CIRCUIT, DELAY MONITOR CIRCUIT USING SAID DELAY CIRCUIT, VARIATION CORRECTION CIRCUIT, VARIATION MEASUREMENT METHOD, AND VARIATION CORRECTION METHOD
Abstract A delay circuit (10) containing a first inverting circuit, which contains a pull-up circuit (2) and a pull-down circuit (3), and a second inverting circuit, which contains a pull-up circuit (4) and a pull-down circuit (5). The delay circuit also contains: a first pass transistor (6) connected in series to the pull-up circuit of the first inverting circuit between a power supply potential and an output node; a second pass transistor (7) connected in series to the pull-down circuit (2) of the first inverting circuit between a ground potential and the output node (Out); a third pass transistor (8) inserted in series between an input node (In) and the pull-up circuit of the second inverting circuit; and a fourth pass transistor (9) inserted in series between the input node and the pull-down circuit of the second inverting circuit. The delay characteristic of the delay circuit is changed by a combination of control signals (C1-C4) applied to the gates of the first - fourth pass transistors.
Scope of claims (In Japanese)[請求項1]
集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路であって、
入力信号を入力する入力ノードと、
出力信号を出力する出力ノードと、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第1の反転回路と、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第2の反転回路と、
前記電源電位と前記出力ノードの間において、前記第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタと、
前記グランド電位と前記出力ノードの間において、前記第1の反転回路のプルダウン回路とに直列に接続された第2のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルアップ回路の入力との間に直列に接続された第3のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルダウン回路の入力との間に直列に接続された第4のパストランジスタと、を備え、
前記第1ないし第4のパストランジスタのゲートに印加する制御信号の組み合わせにより遅延特性が変更される、
ことを特徴とする遅延回路。
[請求項2]
前記第3のパストランジスタに並列に少なくとも第5のパストランジスタがさらに接続され、前記第4のパストランジスタに並列に少なくとも第6のパストランジスタがさらに接続された、ことを特徴とする請求項1記載の遅延回路。
[請求項3]
前記第2の反転回路のプルアップ回路と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。
[請求項4]
前記第2の反転回路のプルアップ回路の制御入力と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路の制御入力と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。
[請求項5]
前記制御信号の組み合わせは、
前記第1及び第2のパストランジスタをオンにし、前記第3及び第4のパストランジスタをオフにするための制御信号の組み合わせと、
前記第1及び第4のパストランジスタをオンにし、前記第2及び第3のパストランジスタをオフにするための制御信号の組み合わせと、
前記第2及び第3のパストランジスタをオンにし、前記第1及び第4のパストランジスタをオフにするための制御信号の組み合わせと、を含む
ことを特徴とする請求項1ないし4のいずれかに記載の遅延回路。
[請求項6]
前記第1のパストランジスタは、前記電源電位と前記第1の反転回路のプルアップ回路との間に直列に接続され、前記第2のパストランジスタは、前記グランド電位と前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。
[請求項7]
前記第1のパストランジスタは、前記第1の反転回路のプルアップ回路と前記出力ノードとの間に直列に接続され、前記第2のパストランジスタは、前記出力ノードと前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。
[請求項8]
前記プルアップ回路及び前記第3のパストランジスタはpMOSトランジスタで構成され、前記プルダウン回路及び前記第4のパストランジスタはnMOSトランジスタで構成されたことを特徴とする請求項1ないし7のいずれかに記載の遅延回路。
[請求項9]
集積回路内の信号伝搬時間の遅延を測定する回路であって、
請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含む、ことを特徴とする遅延モニタ回路。
[請求項10]
最終段の遅延回路の出力が第1段目の遅延回路の入力に帰還される、ことを特徴とする請求項9記載の遅延モニタ回路。
[請求項11]
集積回路における回路素子の特性のばらつきを補正するばらつき補正回路であって、
請求項9または10に記載の遅延モニタ回路と、
前記遅延モニタ回路で測定された信号伝搬遅延に基づき前記回路素子の特性のばらつきを補正する補正回路と
を備えた、ばらつき補正回路。
[請求項12]
前記回路素子はトランジスタであって、前記補正回路は、前記測定された信号伝搬遅延に基づき前記トランジスタの基板電圧を変化させることにより、前記トランジスタの特性を補正する、請求項11記載のばらつき補正回路。
[請求項13]
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含む、
測定方法。
[請求項14]
遅延モニタ回路を用いた、集積回路が形成される半導体チップ間の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記第2のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ間の回路素子の特性のばらつきを測定する第3のステップと、を含む、
測定方法。
[請求項15]
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第3のパストランジスタをオンし、前記第5のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第3のパストランジスタをオフし、前記第5のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算する第7のステップと、を含む、
測定方法。
[請求項16]
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第4のパストランジスタをオンし、前記第6のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第4のパストランジスタをオフし、前記第6のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算するステップと、を含む、
測定方法。
[請求項17]
請求項13ないし16のいずれかに記載の測定方法を用いて集積回路内の回路素子の特性のばらつきを測定するステップと、
前記測定したばらつきに基づき前記回路素子の特性を補正するステップとを備えた
ばらつき補正方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • ONODERA HIDETOSHI
  • A K M MAHFUZUL ISLAM
IPC(International Patent Classification)
Reference ( R and D project ) CREST Fundamental Technologies for Dependable VLSI System AREA
Please contact us by E-mail or facsimile if you have any interests on this patent.

PAGE TOP

close
close
close
close
close
close