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MEMORY CIRCUIT

Foreign code F160008740
File No. (AF15P011)
Posted date May 20, 2016
Country WIPO
International application number 2015JP072392
International publication number WO 2016024527
Date of international filing Aug 6, 2015
Date of international publication Feb 18, 2016
Priority data
  • P2014-164526 (Aug 12, 2014) JP
Title MEMORY CIRCUIT
Abstract A memory circuit characterized by comprising a plurality of cells and a control unit, as follows. The plurality of cells are laid out in a plurality of rows and a plurality of columns so as to form a plurality of banks obtained by partitioning the plurality of rows. Each bank contains one or more rows. Each cell comprises the following: a bistable circuit that holds data; and a nonvolatile element that stores, in a nonvolatile manner, the data held in the bistable circuit and restores said data to the bistable circuit. The control unit: performs a store operation on each row in turn; sets, to a first voltage, the voltage supplied to a power supply for the cells in a first bank that is one of the abovementioned banks and includes the row on which the aforementioned store operation is being performed; and sets, to a second voltage that is lower than the aforementioned first voltage but at which the data in the bistable circuits is preserved, the voltages supplied to power supplies for cells that are not in the aforementioned first bank.
Scope of claims (In Japanese)[請求項1]
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、
前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、
を具備することを特徴とする記憶回路。
[請求項2]
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第2電圧とすることを特徴とする請求項1記載の記憶回路。
[請求項3]
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンすることを特徴とする請求項1記載の記憶回路。
[請求項4]
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、
前記複数のセルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項1から3のいずれか一項記載の記憶回路。
[請求項5]
前記複数のバンクは各々1つの行を含むことを特徴とする請求項1から4のいずれか一項記載の記憶回路。
[請求項6]
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、
前記複数のセルの電源に供給される電圧を変更する1または複数のパワースイッチと、
1つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、
を具備することを特徴とする記憶回路。
[請求項7]
前記複数のセルは、複数の行および複数の列に配列され、
前記領域は、1または複数の行を含み、
1つの行が前記複数のブロックに分割されていることを特徴とする請求項6記載の記憶回路。
[請求項8]
前記複数のセルは、各々データのストアを実行するスイッチを有し、
前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、
同じ行のサブスイッチ線は1つのスイッチ線に接続され、
前記複数のブロックのうち1つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備することを特徴とする請求項7記載の記憶回路。
[請求項9]
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、
前記セルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項8記載の記憶回路。
[請求項10]
前記複数のブロックの各々は、同じ行内の連続したセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。
[請求項11]
前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。
[請求項12]
前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、
を具備することを特徴とする請求項6から11のいずれか一項記載の記憶回路。
[請求項13]
各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、
同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたスイッチをオフさせる選択回路と、
を具備することを特徴とする記憶回路。
[請求項14]
1つの行が各々複数のセルを含む複数のブロックに分割され、
前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせることを特徴とする請求項13記載の記憶回路。
[請求項15]
前記判定回路は、同じブロック内の複数の制御線に共通に設けられていることを特徴とする請求項14記載の記憶回路。
[請求項16]
一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、
一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、
前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定することを特徴とする請求項13から15のいずれか一項記載の記憶回路。
[請求項17]
電源線および接地線から電圧が供給され、データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、
前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第1期間において、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記電源線の電圧より高くする制御部と、
を具備することを特徴とする記憶回路。
[請求項18]
前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第1期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第2期間に、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記第1期間における前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記第1期間における前記電源線の電圧より高くすることを特徴とする請求項17記載の記憶回路。
[請求項19]
前記制御部は、
前記FETがnチャネルFETの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記FETのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に不揮発性メモリにストアする期間における前記FETのゲートに印加される電圧より、低くし、
前記FETがpチャネルFETの場合、前記リストアする期間における前記FETのゲートに印加される電圧を、前記ストアする期間における前記FETのゲートに印加される電圧より、高くすることを特徴とする請求項17または18記載の記憶回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • KANAGAWA ACADEMY OF SCIENCE AND TECHNOLOGY
  • Inventor
  • SUGAHARA SATOSHI
  • SHUTO YUSUKE
  • YAMAMOTO SHUICHIRO
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JP KE KG KN KP KR KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
Reference ( R and D project ) CREST Research of Innovative Material and Process for Creation of Next-generation Electronics Devices AREA
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