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TUNNEL FIELD EFFECT TRANSISTOR

Foreign code F170009058
File No. K10103WO/S2015-2125-N0
Posted date Apr 26, 2017
Country WIPO
International application number 2016JP078393
International publication number WO 2017057329
Date of international filing Sep 27, 2016
Date of international publication Apr 6, 2017
Priority data
  • P2015-193196 (Sep 30, 2015) JP
Title TUNNEL FIELD EFFECT TRANSISTOR
Abstract The tunnel field effect transistor according to the present invention has: a channel; a source electrode connected directly or indirectly to one end of the channel; a drain electrode connected directly or indirectly to the other end of the channel; and a gate electrode for causing an electric field to act on the channel, generating a tunnel phenomenon at the source electrode-side joint part of the channel, and simultaneously generating a two-dimensional electron gas in the channel.
Outline of related art and contending technology BACKGROUND ART
A microprocessor and a semiconductor integrated circuit is high, the metal - semiconductor (MOS) field effect transistor - oxide film (FET) devices such as integrated on the semiconductor substrate is manufactured. In general, a complementary MOSFET (CMOS) integrated circuits (switch elements) becomes a basic element. The material of the semiconductor substrate, a Group IV silicon semiconductor is mainly used. CMOS transistors that constitute the downsizing, a microprocessor and a high degree of integration of semiconductor integrated circuit can be improved and performance. When the size of the CMOS is one of the problems, is an increase in power consumption. An increase in power consumption is a major cause of, the microchip 1 can be mounted on one of an increase in the number of the CMOS, and short channel effect of the leakage current is increased by one 2 and the like. Among these, increase of leak current, resulting in an increase of the supply voltage. Therefore, for each of the CMOS, to suppress the leakage current, it is necessary to reduce the drive voltage.
As an index indicating the characteristics of the CMOS switch, the subthreshold coefficient (mV/digit) is used. In the subthreshold coefficient is, the ON state for MOSFET corresponding to the minimum drive voltage. A conventional MOSFET switch characteristics, and electrons and positive holes (carrier) based on the diffusion phenomenon. Therefore, in the conventional MOSFET, the subthreshold coefficient of the theoretical minimum value of the order 60mV /, smaller than the sub-threshold characteristics of the switch could not be realized.
The physical theoretical limit is exceeded, the operation in the subthreshold coefficient is smaller than the switch element, a tunnel field effect transistor (TFET) have been reported. A tunnel field effect transistor, no short channel effect, and a high ON/OFF ratio can be realized at a low voltage, the switch element of the next generation are considered to be promising candidates. In recent years, III-V group compound semiconductor nanowire tunnel field effect transistor is used has been reported (for example, see Non-Patent Document 1).
Is in Non-Patent Document 1, p-type (111) silicon substrate and, on the surface of the (111) silicon substrate in a direction normal to the substrate surface disposed along and InAs nanowires, and a source electrode connected to the silicon substrate, InAs nanowire connected to the drain electrode, the interface between the silicon substrate and the InAs nanowires can have an effect on the position of the tunnel field effect transistor having a gate electrode is described. The tunnel field effect transistor, the subthreshold coefficient (60mV/order or less) in a small operational have been reported.
Scope of claims (In Japanese)[請求項1]
チャネルと、
前記チャネルの一端に直接または間接的に接続されたソース電極と、
前記チャネルの他端に直接または間接的に接続されたドレイン電極と、
前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、
を有する、トンネル電界効果トランジスタ。
[請求項2]
(111)面を有し、第1導電型にドープされたIV族半導体からなる基板と、
前記基板の(111)面を被覆した、開口部を有する絶縁膜と、
前記開口部内に露出した前記基板の(111)面および当該開口部の周囲の前記絶縁膜上に配置された、III-V族化合物半導体からなるコアマルチシェルナノワイヤと、
前記基板に接続された、前記ソース電極および前記ドレイン電極の一方と、
前記コアマルチシェルナノワイヤに接続された、前記ソース電極および前記ドレイン電極の他方と、
前記コアマルチシェルナノワイヤの側面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置された、前記コアマルチシェルナノワイヤの少なくとも一部に電界を作用させる前記ゲート電極と、
を有し、
前記コアマルチシェルナノワイヤは、
前記開口部内に露出した前記基板の(111)面に接続された第1領域と、前記第1領域に接続された、前記第1導電型と異なる第2導電型にドープされた第2領域とを含む、III-V族化合物半導体からなる、前記チャネルとしての中心ナノワイヤと、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体よりも大きいIII-V族化合物半導体からなる、前記中心ナノワイヤの側面を被覆するバリア層と、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体よりも大きく、かつ前記バリア層を構成するIII-V族化合物半導体よりも小さい、前記第2導電型のIII-V族化合物半導体からなる、前記バリア層を被覆する変調ドープ層と、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体のバンドギャップ以上であるIII-V族化合物半導体からなる、前記変調ドープ層を被覆するキャップ層と、
を有し、
前記第1領域は、真性半導体であるか、または前記第2領域の不純物密度よりも低く前記第2導電型にドープされており、
前記バリア層および前記キャップ層は、それぞれ、真性半導体であるか、または前記変調ドープ層の不純物密度よりも低く前記第2導電型にドープされており、
前記ソース電極およびドレイン電極の他方は、前記中心ナノワイヤの前記第2領域に接続されており、
前記ゲート電極は、前記基板の(111)面と前記中心ナノワイヤとの接合界面と、前記中心ナノワイヤの前記第1領域とに電界を作用させて、前記接合界面にトンネル現象を生じさせるとともに、同時に前記第1領域に二次元電子ガスを生じさせる、
請求項1に記載のトンネル電界効果トランジスタ。
[請求項3]
前記コアマルチシェルナノワイヤは、前記バリア層および前記変調ドープ層の間に配置されている、前記変調ドープ層を構成するIII-V族化合物半導体と同じ組成のIII-V族化合物半導体からなる第1スペーサー層と、前記変調ドープ層および前記キャップ層の間に配置されている、前記変調ドープ層および前記第1スペーサー層を構成するIII-V族化合物半導体と同じ組成のIII-V族化合物半導体からなる第2スペーサー層とをさらに有し、
前記第1スペーサー層および前記第2スペーサー層のバンドギャップは、前記中心ナノワイヤを構成するIII-V族化合物半導体のバンドギャップよりも大きく、かつ前記バリア層を構成するIII-V族化合物半導体のバンドギャップよりも小さい、
請求項2に記載のトンネル電界効果トランジスタ。
[請求項4]
前記変調ドープ層の不純物密度は、1017~1021cm-3の範囲内である、請求項2または請求項3に記載のトンネル電界効果トランジスタ。
[請求項5]
請求項1~4のいずれか一項に記載のトンネル電界効果トランジスタを含むスイッチ素子。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION HOKKAIDO UNIVERSITY
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • FUKUI, Takashi
  • TOMIOKA, Katsuhiro
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JP KE KG KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
Reference ( R and D project ) PRESTO Phase Interfaces for Highly Efficient Energy Utilization AREA
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