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SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE

Foreign code F170009154
File No. (S2016-0332-N0)
Posted date Aug 24, 2017
Country WIPO
International application number 2017JP002652
International publication number WO 2017135132
Date of international filing Jan 26, 2017
Date of international publication Aug 10, 2017
Priority data
  • P2016-018817 (Feb 3, 2016) JP
Title SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Abstract A semiconductor integrated circuit device in which inductive coupling between coils is improved and supply voltage drops in power supply wires are suppressed as a result of devising a power supply network. The semiconductor integrated circuit device is provided with a power supply network equipped with a first power supply wiring group that passes through the X direction and a second power supply wiring group that passes through the Y direction when viewing the interiors of all of the coils of a first coil array, which is formed in the same horizontal position in a multilayer wiring structure provided on a substrate and comprises a plurality of coils positioned at prescribed intervals, from the lamination direction of the multilayer wiring structure. A closed circuit that surrounds the sides of a coil is formed by at least part of the first power supply wiring group and at least part of the second power supply wiring group.
Outline of related art and contending technology BACKGROUND ART
Magnetic field to penetrate the semiconductor chip. Winding a wire on a semiconductor chip made of the transmit coil and the reception coil are disposed close to, the signal transmitted in response to the current flowing through the coil is changed, in accordance with the magnetic field around the coils is changed. At this time, the induced voltage signal to the receiving coil, to recover the signal through the receiving circuit. Such, data communication using the inductive coupling between the stacked chip of a digital signal used in the connection.
Is performing data communication using inductive coupling, the through silicon vias (TSV) having a laminated inter-chip connection such as compared to the conventional mechanical connection, since the electronic circuit connected to the integrated, the manufacturing yield is high is the advantage that the cost is low. In addition, the electromagnetic field signal is provided penetrating the semiconductor substrate since the transistor can be less restricted by the place of connection between the coils at a high speed communication channel can be increased or an electrostatic protection circuit is not required to be low-power advantages.
However, when the metal plate in the vicinity of the coil, the electromagnetic induction effect to compensate for the change in the magnetic field by the eddy induction current in the metal (eddy current) occurs, as a result of the inductive coupling between the coil is weakened. The smaller the resistance of the metal plate becomes large and the change of the eddy current, a magnetic field stronger the force that cancels a change.
The semiconductor chip of the transceiver since the air-core coil is provided, the change of the magnetic field generated at the periphery of the coil side increases. Therefore, when the metal plate in the vicinity of the coil, the coil sides of coil side in the vicinity of the eddy current to flow along the closed path can be. The lower the electrical resistance of the path, the weaker the inductive coupling is expected.
On the other hand, the semiconductor chip has a power supply wiring often installed on the network. The power supply voltage drop in the power supply wiring in order to suppress the electrical resistance may be set, therefore, low resistance power supply network and the details provided. In this way the inductive coupling coil and the power supply network, the power supply voltage drop to improve the degradation of the inductive coupling of the coil, induction of a coil and a power supply voltage drop and to improve coupling and the deterioration of the relationship between the contradictory requirements, it is possible to achieve both requirements is important.
Therefore, the inventors of the present invention, a detailed investigation is performed by electromagnetic field simulation, the test chip further design, test, are measured, the electric resistance of the power supply network and the inductive coupling between the coil and as a result of earnest the relationship between the sought (for example, Non-Patent Document 1 and non-patent reference 2).
Non-Patent Document 1 or Non-Patent Document 2 as shown, an eddy current along the coil side closed circuit flows through the inductive coupling is considerably reduced, eddy current does not flow through the closed circuit is not a little decrease in the inductive coupling was confirmed. In addition, as shown in Fig. 28, according to the experimental results using the test chip, the eddy current flows in closed circuit arranged farther away from the coil side, to recover the strength of the inductive coupling was confirmed. Incidentally, reference numeral Z is in the drawing, an interval of the transmission coil and receiving coil.
Fig. 28 is, a closed circuit of inductive coupling and eddy current flows through the coil the space between the coil side and the side-length of the X D of the present invention in dependence on the ratio. As shown in Fig. 28, an eddy current to flow along the coil side and the (X/D=0), about 20% (about 1/5) the degree of inductive coupling decreases. On the other hand, one side of the coil from the coil side 0.5 at a distance D of twice the length of the eddy current flows through the (X/D=0. 5), the degree of inductive coupling (about 1/2) to about 50% can be seen to recover.
Scope of claims (In Japanese)[請求項1]
基板上に設けた多層配線構造における同一の水平位置に形成され、所定の間隔で配置された複数のコイルからなる第1のコイルアレイと、
前記多層配線構造の積層方向から見て全ての前記コイルの内部のX方向を通過する電源線と接地線との電源線対からなる第1の電源配線群と、前記多層配線構造の積層方向から見て全ての前記コイルの内部の前記X方向と直交するY方向を通過する電源線と接地線との電源線対からなる第2の電源配線群を備えた電源網とを有し、
前記第1の電源配線群の少なくとも一部と前記第2の電源配線群の少なくとも一部は、前記コイルの周辺を囲む閉回路を形成する半導体集積回路装置。
[請求項2]
前記コイルが、前記第1の電源配線群と平行な第1のコイル要素と、前記第2の電源配線群と平行な第2のコイル要素から形成される請求項1に記載の半導体集積回路装置。
[請求項3]
前記第1のコイル要素と前記第2のコイル要素が、互いに異なった層準の配線で形成され、
前記第1のコイル要素と前記第2のコイル要素が交互にビアによって接続されている請求項2に記載の半導体集積回路装置。
[請求項4]
前記第1のコイルアレイに対して、前記第1のコイルアレイと同じ間隔で配置した前記多層配線構造により形成された第2のコイルアレイを、前記第1のコイルアレイと所定間
隔だけずれて重なるように配置し、
前記第1の電源配線群が前記多層配線構造の積層方向から見て前記第2のコイルアレイを構成する全ての前記コイルの内部のX方向を通過し、
前記第2の電源配線群が前記多層配線構造の積層方向から見て前記第2のコイルアレイを構成する全ての前記コイルの内部の前記Y方向を通過する請求項3に記載の半導体集積回路装置。
[請求項5]
前記第1のコイル要素と前記第2のコイル要素が、同じ層準の配線で形成され、
前記第1の電源配線群及び前記第2の電源配線群が前記第1のコイル要素及び前記第2のコイル要素と異なった層準の配線により形成されている請求項2に記載の半導体集積回路装置。
[請求項6]
前記第1のコイル要素及び前記第2のコイル要素と前記第1の電源配線群及び前記第2の電源配線群とが同一の基板に設けた前記多層配線構造により形成されている請求項2に記載の半導体集積回路装置。
[請求項7]
前記第1のコイル要素及び前記第2のコイル要素と、前記第1の電源配線群及び前記第2の電源配線群とが互いに異なった基板に設けた前記多層配線構造により形成されている請求項2に記載の半導体集積回路装置。
[請求項8]
前記コイルが、前記第1の電源配線群に対して斜め方向の第3のコイル要素と、前記第2の電源配線群に対して斜め方向の第4のコイル要素から形成される請求項1に記載の半導体集積回路装置。
[請求項9]
前記第3のコイル要素と前記第4のコイル要素が、互いに異なった層準の配線で形成され、
前記第3のコイル要素と前記第4のコイル要素が交互にビアによって接続されている請求項8に記載の半導体集積回路装置。
[請求項10]
前記第1のコイルアレイに対して、前記第1のコイルアレイと同じ間隔で配置した前記多層配線構造により形成された第2のコイルアレイを、前記第1のコイルアレイと所定間隔だけずれて重なるように配置し、
前記第1の電源配線群が前記多層配線構造の積層方向から見て前記第2のコイルアレイを構成する全ての前記コイルの内部のX方向を通過し、
前記第2の電源配線群が前記多層配線構造の積層方向から見て前記第2のコイルアレイを構成する全ての前記コイルの内部の前記Y方向を通過する請求項9に記載の半導体集積回路装置。
[請求項11]
前記第3のコイル要素と前記第4のコイル要素が、同じ層準の配線で形成され、
前記第1の電源配線群及び前記第2の電源配線群が前記第3のコイル要素及び前記第4のコイル要素と異なった層準の配線により形成されている請求項8に記載の半導体集積回路装置。
[請求項12]
前記第3のコイル要素及び前記第4のコイル要素と前記第1の電源配線群及び前記第2の電源配線群とが同一の基板に設けた前記多層配線構造により形成されている請求項8に記載の半導体集積回路装置。
[請求項13]
前記第3のコイル要素及び前記第4のコイル要素と、前記第1の電源配線群及び前記第2の電源配線群とが互いに異なった基板に設けた前記多層配線構造により形成されている請求項8に記載の半導体集積回路装置。
[請求項14]
前記第1の電源配線群と前記第2の電源配線群とが、全ての前記コイルの内部において短絡している請求項1に記載の半導体集積回路装置。
[請求項15]
前記第1の電源配線群と前記第2の電源配線群とが、前記コイルの内部の一部において短絡している請求項1に記載の半導体集積回路装置。
[請求項16]
前記第1の電源配線群と前記第2の電源配線群とが、前記コイルの内部において所定の周期的間隔で短絡している請求項15に記載の半導体集積回路装置。
[請求項17]
前記第1の電源配線群の一端と前記第2の電源配線群の一端が、開放端である請求項1に記載の半導体集積回路装置。
[請求項18]
前記第1のコイルアレイを構成する各コイルの内部及び前記第2のコイルアレイを構成する各コイルの内部を、前記電源線対が複数通過し、
前記第1の電源配線群の一端と前記第2の電源配線群の一端が開放端である請求項4に記載の半導体集積回路装置。
[請求項19]
前記第1のコイルアレイを構成する各コイルの内部及び前記第2のコイルアレイを構成する各コイルの内部を、前記電源線対が複数通過し、
前記第1の電源配線群の一端と前記第2の電源配線群の一端が開放端である請求項10に記載の半導体集積回路装置。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • KEIO UNIVERSITY
  • Inventor
  • KURODA, Tadahiro
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
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