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MEMORY DEVICE meetings

Foreign code F180009403
File No. (E104P08)
Posted date Apr 20, 2018
Country WIPO
International application number 2017JP029923
International publication number WO 2018038098
Date of international filing Aug 22, 2017
Date of international publication Mar 1, 2018
Priority data
  • P2016-162048 (Aug 22, 2016) JP
Title MEMORY DEVICE meetings
Abstract Provided is a memory device comprising, in this order: a semiconductor section (1); a first insulation layer (2); a charge retention layer (3); a second insulation layer (4); and an electrode (5). The charge retention layer mainly includes a nanocluster (30) of a predetermined number of atoms.
Outline of related art and contending technology BACKGROUND ART
As the nonvolatile memory, flash memory is known. Flash memory has a floating gate, stored charge in the floating gate. Flash memory, charge is held in the floating gate determines whether the data is recorded, in addition, by detecting that the read data.
With the miniaturization of the mobile device, the size of the flash memory, such as low power consumption is required, these means can be realized has been studied. For example, to Patent Document 1, the floating gate memory devices using nano-dots have been described. By using the nano-dots, and a miniaturization of the element and reduction of operating voltage. Patent Document 3 is, fullerene clusters in the memory device that uses the floating gate, the charge accumulation time and a fullerene dimer clusters for forming the memory device is described. Non-Patent Document 1 is also, using a carbon nanotube memory device is described, in non-patent document 2, the memory device using a nanocomposite material have been described. In addition, expected as a next generation memory devices as the device, the active layer (channel layer) in an organic memory using an organic semiconductor has been known (for example, Patent Document 4, Patent Document 5 reference).
Scope of claims (In Japanese)[請求項1]
半導体部と、第1絶縁層と、電荷保持層と、第2絶縁層と、電極とを順に備え、
前記電荷保持層は、所定の原子数のナノクラスターを主として含むメモリデバイス。
[請求項2]
前記ナノクラスターが離散的に配置している請求項1に記載のメモリデバイス。
[請求項3]
前記電荷保持層が含むナノクラスターの内、所定の原子数のナノクラスターが5%以上である請求項1又は2のいずれかに記載のメモリデバイス。
[請求項4]
前記ナノクラスターが、金属、合金、金属酸化物、半導体、セラミックス又はそれらの複合体のナノクラスターである請求項1~3のいずれか一項に記載のメモリデバイス。
[請求項5]
前記ナノクラスターの構成単位が、Au、Ag、Pt、Pd、Ti、Al、Ta、Mo及びWからなる群から選択する1以上の元素を含む請求項1~4のいずれか一項に記載のメモリデバイス。
[請求項6]
前記ナノクラスターがM@Siで表記される金属イオン内包クラスターである請求項1~5のいずれか一項に記載のメモリデバイス。
[請求項7]
前記ナノクラスターが、TaとSiの複合ナノクラスター、TiとSiの複合ナノクラスター、RuとSiの複合ナノクラスター、LuとSiの複合ナノクラスター、MoとSiの複合ナノクラスター、WとSiの複合ナノクラスターのいずれかである請求項1~6のいずれか一項に記載のメモリデバイス。
[請求項8]
前記ナノクラスターは、表面に有機配位子を有する請求項1~7のいずれか一項に記載のメモリデバイス。
[請求項9]
前記有機配位子が、前記ナノクラスターの表面に単分子膜を形成している請求項8に記載のメモリデバイス。
[請求項10]
前記有機配位子は、化学式RnXで表記される構造を有し、
前記化学式において、Rはアルキル基、アリル基、アルキニル基、アリール基、アルケニル基、シリル基、アラルキル基又はアルコキシシリル基であり、Xは硫黄、セレン、リン、窒素であり、nは自然数である請求項8または9のいずれかに記載のメモリデバイス。
[請求項11]
前記有機配位子を有するナノクラスターが、Au25(SR)18、Au38(SR)24、Au144(SR)60のいずれかである請求項8~10のいずれか一項に記載のメモリデバイス。
[請求項12]
前記電荷保持層は、層状に配列したナノクラスター膜を有する請求項1~11のいずれか一項に記載のメモリデバイス。
[請求項13]
前記第2絶縁層は、フッ素樹脂を含む請求項1~12のいずれか一項に記載のメモリデバイス。
[請求項14]
前記第2絶縁層は、吸水率が0.02%未満であり、酸素透過係数が2.0×10-9cm3・cm/cm2・s・cmHg未満である請求項1~13のいずれか一項に記載のメモリデバイス。
[請求項15]
前記電荷保持層におけるナノクラスターの面密度が1×1012~3×1014個/cm2である請求項1~14のいずれか一項に記載のメモリデバイス。
[請求項16]
前記電荷保持層が、前記ナノクラスターによる離散的な電子準位を有する請求項1~15のいずれか一項に記載のメモリデバイス。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • NAKAJIMA Atsushi
  • TACHIDA Eika
  • WATANABE Yoshio
  • HIRATA Naoyuki
  • NEGISHI Yuichi
  • SATO Minako
  • TSUNOYAMA Hironori
  • YOKOYAMA Takaho
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
Reference ( R and D project ) ERATO NAKAJIMA Designer Nanocluster Assembly AREA
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