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MANUFACTURING METHOD FOR SEMICONDUCTOR LAMINATED FILM, AND SEMICONDUCTOR LAMINATED FILM

Foreign code F180009493
File No. S2016-0877-C0
Posted date Nov 1, 2018
Country WIPO
International application number 2017JP025436
International publication number WO 2018012546
Date of international filing Jul 12, 2017
Date of international publication Jan 18, 2018
Priority data
  • P2016-140117 (Jul 15, 2016) JP
Title MANUFACTURING METHOD FOR SEMICONDUCTOR LAMINATED FILM, AND SEMICONDUCTOR LAMINATED FILM
Abstract Provided is a manufacturing method for a semiconductor laminated film, which comprises a step for forming a semiconductor layer containing silicon and germanium on a silicon substrate via sputtering, wherein, during sputtering, the film deposition temperature of the semiconductor layer is less than 500°C and the film deposition pressure of the semiconductor layer is 1mTorr to 11mTorr inclusive, or the film deposition temperature of the semiconductor layer is less than 600°C and the film deposition pressure of the semiconductor layer is greater than or equal to 2mTorr and less than 5mTorr; the volume ratio of hydrogen gas in the sputtering gas is less than 0.1%; and the relationship t ≤0.881×x-4.79, where t (nm) is the thickness of the semiconductor layer and x is the ratio of germanium atoms to the sum of silicon atoms and germanium atoms in the semiconductor layer, is satisfied.
Outline of related art and contending technology BACKGROUND ART
As the next generation of ultra-high-speed Si-based device, for communication (High Electron Mobility Transistor: HEMT) high electron mobility transistor, doped channel field-effect transistor (Field-Effect Transistor Doped-Channel: DCFET), a resonant tunneling diode (Resonant Tunnel Diode: RTD), a hetero bipolar transistor (Hetero-Bipolar Transistor: HBT), strained-channel metal - oxide - semiconductor field effect transistor Field-Effect Transistor (Metal-Oxide-Semiconductor: MOSFET) and the like in these devices ., in particular, hole carrier type (p-HEMT or HHMT) HEMT, positive hole carriers (p-DCFET) DCFET type, a hole of a tunnel type (p-RTD) RTD (HBT) and a hetero bipolar transistor, a channel distortion of the hole-carrier-type SiGe (SiGe p-MOSFET channel distortion) and the MOSFET channel of a buried-type MOSFET (p-MOSFET of the buried channel) is, the silicon (Si) substrate, and substantially matching the Si silicon germanium (SiGe) layer having a compressive strain and, a hetero structure is used.
Is SiGe having compressive strain, the strain-free SiGe compressive strain (compressive strain in the Si/SiGe/Si) Si can be sandwiched, the band whose width is changed for a hole in the valence band potential well is formed for a high-speed or realize the structure, a compressive strain SiGe channel layer is used as the hole mobility through and improve the (speed) can be, the speed of the device can be realized. In particular, the composition of the SiGe layer Ge (atomic) ratio is increased by increasing the compressive strain in the SiGe layer, a potential well becomes deep, in addition, the mobility is increased, it is possible to realize faster devices possible.
Non-Patent Document 1 for example (Journal of Applied Physics,Vol.95,No.12,15 June 2004, p.7681-7689) is, by CVD (Chemical Vapor Deposition) method, the SiGe layer is formed on the Si substrate is described. Also, for example Patent Document 1 (Japanese Patent Laid-Open Patent Publication 2008-21674) is, as a sputtering using a mixed gas containing hydrogen, by a sputtering method, a SiGe layer formed on the Si substrate is described.
Scope of claims (In Japanese)請求の範囲
[請求項1]
 シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
 前記スパッタ法において、
 前記半導体層の成膜温度は、500℃未満であり、かつ、前記半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、
 または、
 前記半導体層の成膜温度は、600℃未満であり、かつ、前記半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、
 スパッタガスにおける水素ガスの体積比は、0.1%未満であり、
 前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
 t≦0.881×x -4.79
の関係を満たす、半導体積層膜の製造方法。
[請求項2]
 請求項1において、
 前記スパッタガスにおける前記水素ガスの体積比は、0.0001%以下である、半導体積層膜の製造方法。
[請求項3]
 請求項1または2において、
 前記半導体層の成膜温度は、350℃以上550℃以下である、半導体積層膜の製造方法。
[請求項4]
 請求項3項において、
 前記半導体層は、導電性を付与する不純物を含む半導体層である。半導体積層膜の製造方法。
[請求項5]
 請求項1ないし4のいずれか1項において、
 前記半導体層の成膜圧力は、2mTorr以上4mTorr以下である、半導体積層膜の製造方法。
[請求項6]
 請求項1ないし5のいずれか1項において、
 前記半導体層は、前記シリコン基板に格子整合する、半導体積層膜の製造方法。
[請求項7]
 請求項1ないし6のいずれか1項において、
 前記半導体層の表面粗さRmsは、1nm以下である、半導体積層膜の製造方法。
[請求項8]
 請求項1ないし7のいずれか1項において、
 前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜の製造方法。
[請求項9]
 シリコン基板と、
 前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
 前記半導体層の表面粗さRmsは、1nm以下であり、
 前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
 t≦0.881×x -4.79
の関係を満たす、半導体積層膜。
[請求項10]
 請求項9において、
 前記半導体層は、前記シリコン基板に格子整合し、
 前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
 t<0.881×x -4.79
の関係を満たす、半導体積層膜。
[請求項11]
 請求項9または10において、
 前記半導体層の表面粗さRmsは、0.5nm以下である、半導体積層膜。
[請求項12]
 請求項9ないし11のいずれか1項において、
 前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • TOKYO UNIVERSITY OF AGRICULTURE AND TECHNOLOGY
  • NATIONAL INSTITUTE OF INFORMATION AND COMMUNICATIONS TECHNOLOGY
  • Inventor
  • SUDA, Yoshiyuki
  • TSUKAMOTO, Takahiro
  • MOTOHASHI, Akira
  • DEGURA, Kyohei
  • OKUBO, Katsumi
  • YAGI, Takuma
  • KASAMATSU, Akifumi
  • HIROSE, Nobumitsu
  • MATSUI, Toshiaki
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
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