Top > Search of International Patents > DATA PROCESSING DEVICE

DATA PROCESSING DEVICE

Foreign code F190009704
File No. (S2017-0666-N0)
Posted date Jan 23, 2019
Country WIPO
International application number 2018JP018169
International publication number WO 2018207883
Date of international filing May 10, 2018
Date of international publication Nov 15, 2018
Priority data
  • P2017-096061 (May 12, 2017) JP
Title DATA PROCESSING DEVICE
Abstract A data processing device (1) in which multiple basic units (10) are interconnected. Each basic unit (10) includes an intra-unit register unit (11). The basic unit (10) in question reads data from the intra-unit register unit (11) and performs a calculation using the data, and then caries out a pipeline execution wherein, in each execution cycle, a register group corresponding to the execution cycle among intra-unit register units (21) included in the later-stage basic units is updated.
Outline of related art and contending technology BACKGROUND ART
A plurality of operation units and interconnected by a network of two-dimensional systolic array type accelerator having a structure known as the prior art (Patent Document 1).
Patent Document 1 disclosed in the conventional accelerator, the amount of wiring is mounted on the multi time LSI(Large Scale Integrated Circuit) FPGA(Field Programmable Gate Array) and likely become a problem.FPGA and the circuit scale of the LSI becomes larger, an increase in signal delay of the wiring is to be made.
In addition, Patent Document 1 is an accelerator, as a result of each arithmetic unit is computing its own bypass the input of the self-loops is provided.Each computing result of the arithmetic unit itself for use in calculating the kno.
Self-loop structure arithmetic is required for the operation that corresponds to the accumulator, for calculating is pipelined to improve the performance of the operation method cannot be applied.The non-pipeline processing of the operation becomes a factor of reducing efficiency in the use.
For example, Patent Document 1 is an accelerator, an arithmetic unit composed of a plurality of blocks and, if the circuit configuration of the pipeline processing is possible at the considered.However, the result of the operation of the next execution cycle when executing an input operation, data transfer between each block because it is necessary, pipeline processing cannot be performed.Therefore, the usage rate of the arithmetic circuit 1 and to the extent that the number, the use efficiency is lowered.
Scope of claims (In Japanese)請求の範囲 [請求項1]
 複数の演算器及び複数のレジスタを備え、アキュムレート演算可能な自己ループ構造を持つ、複数のユニットが相互接続されるデータ処理装置であって、
 各ユニットは、各ユニットの前段のユニット側に配置されたユニット間レジスタ部を含み、
 前記各ユニットは、前記ユニット間レジスタ部からデータを読み出し、当該データを用いて演算を行った後、各実行サイクルにおいて後段のユニットに含まれるユニット間レジスタ部のうちの各実行サイクルに対応するレジスタを更新する演算をパイプライン実行することにより、自己ループ命令を含む命令から構成される命令列を実行することを特徴とするデータ処理装置。

[請求項2]
 前記各ユニットは、前記ユニット間レジスタ部からアドレス情報を読み出し、当該アドレス情報を用いてアドレスを生成した後、各実行サイクルにおいて後段のユニットに含まれるユニット間レジスタ部を更新するメモリ読み出しをパイプライン実行することにより、自己ループアドレス生成を含むメモリ参照命令から構成される命令列を実行することを特徴とする請求項1に記載のデータ処理装置。

[請求項3]
 前記各ユニットは、メモリブロック、及び前記生成されたアドレスを書き換えるアドレス書き換え部を含み、
 前記各ユニットは、
  前記メモリブロックを分割する場合には、前記アドレス書き換え部によって書き換えられたアドレスを用いて前記メモリブロックへの書き込みを行い、
  前記メモリブロックを分割しない場合には、前記生成されたアドレスを用いて前記メモリブロックへの書き込みを行うことを特徴とする請求項2に記載のデータ処理装置。

[請求項4]
 前記ユニット間レジスタ部は、第1レジスタ群及び第2レジスタ群を含み、
 前記各ユニットは、前記第1レジスタ群及び第2レジスタ群を、それぞれ、書き込みレジスタ群又は読み出しレジスタ群として、排他的に使用することを特徴とする請求項1~3のいずれか1項に記載のデータ処理装置。

[請求項5]
 前記各ユニットは、前記ユニット間レジスタ部から読み出されたアドレス情報を用いてアドレスを生成するアドレス生成器を含み、
 各実行サイクルに対応する演算及びアドレス生成の組に関連付けられるメモリ空間であって、実行サイクル間で互いに独立したメモリ空間又は実行サイクル間で共有されるメモリ空間を対象として、前記メモリブロックを参照することを特徴とする請求項3に記載のデータ処理装置。

[請求項6]
 前記各ユニットは、1つの前記演算器と、1組の前記アドレス生成器及び前記アドレス書き換え部と、1つの前記メモリブロックとを用いて、各実行サイクルに対応する、実行サイクル数分の前記演算器と、実行サイクル数組の前記アドレス生成器及び前記アドレス書き換え部と、実行サイクル数分のメモリブロックとを有するハードウェア構成の機能と等価な機能を提供することを特徴とする請求項5に記載のデータ処理装置。

  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION NARA INSTITUTE OF SCIENCE AND TECHNOLOGY
  • Inventor
  • NAKASHIMA, Yasuhiko
IPC(International Patent Classification)
Please contact us by E-mail or facsimile if you have any interests on this patent.

PAGE TOP

close
close
close
close
close
close