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TUNNELING FIELD EFFECT TRANSISTOR

Foreign code F190009876
File No. AF41-02WO
Posted date Jul 29, 2019
Country WIPO
International application number 2018JP043787
International publication number WO 2019107411
Date of international filing Nov 28, 2018
Date of international publication Jun 6, 2019
Priority data
  • 201762591798 (Nov 29, 2017) US
Title TUNNELING FIELD EFFECT TRANSISTOR
Abstract A tunneling field effect transistor according to an embodiment of the present invention includes: a first semiconductor layer of a first conductive type; a second semiconductor layer of a second conductive type, the second conductive layer forming, in a first region, a hetero-junction with the first semiconductor layer; a gate insulating layer covering the second semiconductor layer in the first region; a gate electrode layer that covers the gate insulating layer; a first electrode layer electrically connected to the first semiconductor layer; a second electrode layer electrically connected to the second semiconductor layer; and a first insulating layer which in a second region is sandwiched between the first semiconductor layer and the second semiconductor layer, the second region being adjacent to the second electrode layer side with respect to the first region.
Outline of related art and contending technology BACKGROUND ART
To reduce the power consumption of electronic devices, large-scale integrated circuit MOS-type field effect transistor (MOSFET) constituting the low voltage operation is strongly demanded. In recent years, a quantum tunneling phenomenon is used as a new operation principle of a tunnel field effect transistor (hereinafter, referred to as' TFET ') is attracting attention. By using the quantum tunneling phenomenon, a statistical distribution and the electron temperature does not follow the operation, that is, the sweep voltage width of a small sharp ON/OFF operation becomes possible. A tunnel field effect transistor is, for example, Japanese Patent Laid-Open 1-9 as disclosed in, various configurations have been studied.
Scope of claims (In Japanese)[請求項1]
 第1導電型の第1半導体層と、
 第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、
 前記第1領域において前記第2半導体層を覆うゲート絶縁層と、
 前記ゲート絶縁層を覆うゲート電極層と、
 前記第1半導体層に電気的に接続された第1電極層と、
 前記第2半導体層に電気的に接続された第2電極層と、
 前記第1領域に対して前記第2電極層側に隣接した第2領域において前記第1半導体層と前記第2半導体層との間に挟まれた第1絶縁層と、
 を含む、トンネル電界効果トランジスタ。

[請求項2]
 前記第1半導体層および前記第2半導体層は、前記ヘテロ接合によってtype-IIバンド構造を形成するエネルギーバンド構造を有する材料である、請求項1に記載のトンネル電界効果トランジスタ。

[請求項3]
 前記第2半導体層は、伝導帯の下端のエネルギーが前記第1半導体層のバンドギャップ内に存在する材料である、請求項2に記載のトンネル電界効果トランジスタ。

[請求項4]
 前記第2半導体層は、前記第1半導体層のバンドギャップよりも大きい材料である、請求項3に記載のトンネル電界効果トランジスタ。

[請求項5]
 前記第1半導体層は、p型半導体であり、
 前記第2半導体層は、n型半導体である、請求項1に記載のトンネル電界効果トランジスタ。

[請求項6]
 前記第1半導体層は、IV族の半導体であり、
 前記第2半導体層は、IIーVI族の半導体である、請求項5に記載のトンネル電界効果トランジスタ。

[請求項7]
 前記第1半導体層は、IV族の半導体であり、
 前記第2半導体層は、金属酸化物を含む、請求項5に記載のトンネル電界効果トランジスタ。

[請求項8]
 前記第1半導体層は、Siを含む、請求項7に記載のトンネル電界効果トランジスタ。

[請求項9]
 前記第1半導体層は、SiおよびGeを含む、請求項7に記載のトンネル電界効果トランジスタ。

[請求項10]
 前記第1半導体層は、n型半導体であり、
 前記第2半導体層は、p型半導体である、請求項1に記載のトンネル電界効果トランジスタ。

[請求項11]
 前記第2半導体層の誘電率は、前記第1半導体層の誘電率よりも低い、請求項1に記載のトンネル電界効果トランジスタ。

[請求項12]
 前記ゲート絶縁層および前記ゲート電極層は、前記第1領域から前記第2領域に拡がって配置されている、請求項1に記載のトンネル電界効果トランジスタ。

[請求項13]
 前記第2領域は、前記第1領域に対して前記第1電極層側にも隣接している、請求項1に記載のトンネル電界効果トランジスタ。

[請求項14]
 前記第2領域は、前記第1領域を囲んでいる、請求項1に記載のトンネル電界効果トランジスタ。

[請求項15]
 前記ヘテロ接合が実現される部分における前記第1半導体層と前記第2半導体層との間に、前記第1半導体層を成分に含む接合絶縁層が配置されている、請求項1に記載のトンネル電界効果トランジスタ。

[請求項16]
 前記第1半導体層は、p型半導体であり、
 前記第2半導体層は、n型半導体であり、
 前記接合絶縁層は、前記第1半導体層の酸化物を含む、請求項15に記載のトンネル電界効果トランジスタ。

[請求項17]
 前記第1半導体層は、n型半導体であり、
 前記第2半導体層は、p型半導体であり、
 前記接合絶縁層は、前記第2半導体層の酸化物を含む、請求項15に記載のトンネル電界効果トランジスタ。

[請求項18]
 第1導電型の第1半導体層と、
 第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、
 前記第1領域において前記第2半導体層を覆うゲート絶縁層と、
 前記ゲート絶縁層を覆うゲート電極層と、
 前記第1半導体層に電気的に接続された第1電極層と、
 前記第2半導体層に電気的に接続された第2電極層と、
 を含み、
 前記ヘテロ接合の面に対して垂直に見た場合に、前記第1半導体層と前記第2半導体層とが重畳する領域は、前記第1領域よりも広い、トンネル電界効果トランジスタ。

[請求項19]
 請求項1から請求項18のいずれかに記載の複数のトンネル電界効果トランジスタと、
 前記トンネル電界効果トランジスタに信号を供給するための導電体と、
 を含む、電子デバイス。

[請求項20]
 前記複数のトンネル電界効果トランジスタは、Nchのトンネル電界効果トランジスタと、Pchのトンネル電界効果トランジスタとを少なくとも含み、
 前記Nchのトンネル電界効果トランジスタと、前記Pchのトンネル電界効果トランジスタとを接続する導電体をさらに含む、請求項19に記載の電子デバイス。

  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • KATO Kimihiko
  • TAKAGI Shinichi
  • TAKENAKA Mitsuru
  • TABATA Hitoshi
  • MATSUI Hiroaki
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
Reference ( R and D project ) CREST Innovative nano-electronics through interdisciplinary collaboration among material, device and system layers AREA
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