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NEURAL ELECTRONIC CIRCUIT NEW_EN

Foreign code F190009966
File No. (S2018-0359-N0)
Posted date Oct 25, 2019
Country WIPO
International application number 2019JP002455
International publication number WO 2019155910
Date of international filing Jan 25, 2019
Date of international publication Aug 15, 2019
Priority data
  • P2018-019252 (Feb 6, 2018) JP
Title NEURAL ELECTRONIC CIRCUIT NEW_EN
Abstract Provided is a neural electronic circuit for realizing a neural network capable of dealing with multiple-bit data while reducing the size of the electronic circuit. The neural electronic circuit is provided with: storage units (MC) that each store a logarithmic weighting coefficient, which represents, in multiple bits, a value resulting from logarithmizing a weighting coefficient corresponding to input data to be inputted, and that outputs the logarithmic weighting coefficient on a bit-by-bit basis; first electronic circuit units (Pe) that each output a multiplication result of the input data and the weighting coefficient; and a second electronic circuit units (Act) that each realize an addition/application function of adding the multiplication results, applying an activation function to the addition result, and outputting output data. In the neural electronic circuit, logarithmic input data, which represents, in multiple bits, a value resulting from logarithmizing the input data, is received on a bit-by-bit basis, logarithmic addition is calculated by adding the logarithmic input data and the logarithmic weighting coefficient outputted from the storage unit, a multiplication result is calculated by linearizing the logarithmic addition result, and the logarithmized output data is outputted.
Outline of related art and contending technology BACKGROUND ART
In recent years, a model brain function of a person, a so-called neural network research and development is being performed for a circuit. At this time, the conventional neural network circuit may be, for example using a floating point or fixed point product-sum operation in many cases be implemented using, in this case, the calculation cost is increased, the problem of high processing load.
In recent years, the input data and the weighting coefficient for each of the bits 1, a so-called 'binary neural network circuit' algorithms have been proposed. Here, the binary neural network circuit according to the algorithm as the prior art literature, for example the following Non-Patent Document 1 and Non-Patent Document 2 and the like.
Scope of claims (In Japanese)[請求項1]
 入力される入力データに応じた重み付け係数を対数化した値を複数のビットで表した対数化重み付け係数を記憶し、当該対数化重み付け係数を1ビットずつ出力する記憶部と、
 前記入力データと前記重み付け係数との乗算結果を出力する第1電子回路部と、
 前記第1電子回路部からの乗算結果を加算し、当該加算結果に対して、活性化関数を適用して出力データを出力する加算・適用機能を実現する第2電子回路部と、
 を備え、
 前記第1電子回路部が、前記入力データを対数化した値を複数のビットで表した対数化入力データを1ビットずつ受け入れ、当該対数化入力データと前記記憶部から出力された対数化重み付け係数とを加算した対数加算を算出し、当該対数加算結果を線形化した前記乗算結果を算出し、
 前記第2電子回路部が、対数化した前記出力データを出力することを特徴とするニューラル電子回路。

[請求項2]
 請求項1に記載のニューラル電子回路において、
 前記第2電子回路部が、前記加算結果を対数化した対数化加算結果に活性化関数を適用して前記対数化した出力データを出力することを特徴とするニューラル電子回路。

[請求項3]
 請求項2に記載のニューラル電子回路において、
 前記第1電子回路部が、前記対数加算結果を、近似式で前記線形化した近似乗算結果を算出し、
 前記第2電子回路部が、前記近似乗算結果を、近似式で加算して前記対数化した前記出力データを出力することを特徴とするニューラル電子回路。

[請求項4]
 請求項1から請求項3のいずれか1項に記載のニューラル電子回路において、
 前記記憶部が、並列で入力される並列の各前記対数化入力データに応じて、前記対数化重み付け係数を記憶し、
 前記第1電子回路部が、前記並列の各対数化入力データに設定され、
 前記第2電子回路部が、前記並列の各対数化入力データの前記第1電子回路部からの各前記乗算結果を加算することを特徴とするニューラル電子回路。

[請求項5]
 請求項4に記載のニューラル電子回路において、
 前記記憶部および前記第2電子回路部が、並列で出力される各前記出力データに応じて設定されたことを特徴とするニューラル電子回路。

[請求項6]
 請求項4または請求項5に記載のニューラル電子回路において、
 各前記第1電子回路部からの前記乗算結果を一時記憶する一時記憶部を前記第1電子回路部毎に更に備え、
 前記各一時記憶部が、直列に設定され、前記乗算結果を前記第2電子回路部へ順次転送することを特徴とするニューラル電子回路。

[請求項7]
 請求項4から請求項6のいずれか1項に記載のニューラル電子回路において、
 前記記憶部が、前記第1電子回路部に順次入力される前記対数化入力データに対応した対数化重み付け係数を、1ビットずつ前記第1電子回路部に順次出力することを特徴とするニューラル電子回路。

[請求項8]
 請求項7に記載のニューラル電子回路において、
 前記第1電子回路部が、並列で入力される前記対数化入力データの入力並列数分、前記乗算結果を加算した部分加算結果を出力し、
 前記第2電子回路部が、前記部分加算結果から前記加算結果を算出することを特徴とするニューラル電子回路。

[請求項9]
 請求項4から請求項6のいずれか1項に記載のニューラル電子回路において、
 前記記憶部が、並列で入力される並列の各前記対数化入力データに対応した対数化重み付け係数を、1ビットずつ各前記第1電子回路部に出力することを特徴とするニューラル電子回路。

[請求項10]
 請求項9に記載のニューラル電子回路において、
 前記対数化入力データを並列で一度に入力可能な入力可能並列数より、前記対数化入力データの入力並列数が大きい場合、
 前記第1電子回路部は、前記入力可能並列数の並列で前記対数化入力データを受け入れた後、前記入力可能並列数の並列で受け入れできなかった残りの前記対数化入力データを受け入れ、
 前記記憶部は、前記残りの対数化入力データに対応する前記対数化重み付け係数を出力することを特徴とするニューラル電子回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • HOKKAIDO UNIVERSITY
  • Inventor
  • TAKAMAEDA Shinya
  • UEYOSHI Kodai
  • MOTOMURA Masato
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
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