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WRITE STATE INSPECTION METHOD OF OPTICALLY RECONFIGURABLE GATE ARRAY, WRITE STATE INSPECTION APPARATUS, AND OPTICALLY RECONFIGURABLE GATE ARRAY achieved foreign

Patent code P05P002762
File No. 4014
Posted date Feb 24, 2006
Application number P2004-181913
Publication number P2006-005809A
Patent number P4544620
Date of filing Jun 18, 2004
Date of publication of application Jan 5, 2006
Date of registration Jul 9, 2010
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)国立大学法人九州工業大学
Title WRITE STATE INSPECTION METHOD OF OPTICALLY RECONFIGURABLE GATE ARRAY, WRITE STATE INSPECTION APPARATUS, AND OPTICALLY RECONFIGURABLE GATE ARRAY achieved foreign
Abstract PROBLEM TO BE SOLVED: To provide a write state inspection technique without a dedicated write-state inspection circuit inside an ORGA logic circuit.
SOLUTION: The apparatus includes optical signal patterns for configuring a logic circuit structure in an ORGA to a logic structure, in which at least one logic level or an output impedance is shifted when an optical signal to be irradiated onto optically reconfigurable bit elements of inspection target is switched from ON to OFF. The optical signal patterns include a first optical signal pattern having an ON optical signal, and a second optical signal pattern having an OFF optical signal, to be irradiated onto the optically reconfigurable bit elements of inspection target. The above patterns are successively irradiated and input to the logic circuit. Also, an output state detection circuit is connected to each logic output terminal so as to detect whether the logic level of the output terminal concerned lies in a state of H-level, L-level or high impedance, and thereby an output state of each bit element is detected. By comparing the detected state with a normal output state for the input optical signal pattern, it is decided for each optically reconfigurable bit element whether or not the information write state is acceptable by use of the optical signal.
Outline of related art and contending technology (In Japanese)


近年、論理構造を電気的に入力することにより、回路の論理構造を目的に応じて再構成することが可能な論理デバイスとして、フィールド・プログラマブル・ゲートアレイ(Field Programmable Gate Array:以下、「FPGA」という。)が広く使用されている。しかしながら、FPGAは、回路構成情報が記憶されたメモリと、再構成可能なゲートアレイVLSIとが金属配線により接続した構成を用いているため、回路の論理構造を再構成する再構成時間を短縮するには限界がある。



そこで、近年、回路の論理構造の再構成時間を飛躍的に短縮する技術として、光再構成型ゲートアレイ(Optically Programmable Gate Array : ORGA)の研究・開発が進められている(例えば、特許文献1~4、非特許文献1~4参照)。光再構成型ゲートアレイは、回路の論理構造の情報を光信号パターンとして出力する光学部と、前記光信号パターンに従って回路の論理構造の構成を行うVLSI部との二つの部分を有し、光学部からの光信号パターンによりVLSI部の論理構造の再構成を並列的に実行するデバイスである。一般に、光学部において論理回路構成情報を記憶する光学的メモリとしては、回路構成情報を自在に変更することができるように、ホログラム・メモリのような可換媒体が使用される。



これらの光再構成型ゲートアレイにおいては、VLSI部である論理回路が搭載されたチップ(論理回路チップ)内の回路の各所に、光再構成ビット素子を設け、論理回路構成情報を含む光信号パターンを電気的な信号に変換する。入力された論理回路構成情報は、回路内に保持される。そして、論理回路構成情報に従った回路接続の切り替えを行うことによって、論理回路の再構成が行われる。



このように、光再構成型ゲートアレイにおいては、光学部とVLSI部(論理回路チップ)が別個独立な部分として構成されている。従って、光照射の位置ずれやフォーカスのずれ等の種々の原因によって、論理回路構成情報をVLSI部に書き込む際の書込エラーが発生する。斯かる書込エラーは、VLSI部の異常動作を引き起こす。従って、光再構成型ゲートアレイにおいては、事前にVLSI部における情報書込状態を検査することが不可欠である。



そこで、従来の光再構成型ゲートアレイにおいては、VLSI部の論理回路の内部に、各光再構成ビット素子における書込状態を検査する専用の回路(以下、「書込状態検査回路」という。)が組み込まれている。通常、書込状態検査回路は、各光再構成ビット素子に対応して、書き込まれた信号の論理レベルを読み出すための1~3個の読出用トランジスタ、読出用トランジスタで読み出した論理レベルを外部に引き出すための配線、及び検査を実行する光再構成ビット素子を選択する為のデコーダ回路によって構成される。



書込状態の検査を実行する場合、まず、デコーダ回路により検査対象の光再構成ビット素子を選択する。そして、読出用トランジスタを用いて、当該光再構成ビット素子により書き込まれた1ビットの回路構成情報の論理レベルを読み出し、正常な書き込み値と比較することにより、正常に書き込まれているか否かの検査を行う。これを、すべての光再構成ビット素子について繰り返して行う。すべての光再構成ビット素子の書込状態が正常であれば、検査を終了する。斯かる検査は、光学部の光学的メモリを最初に設定した後に、1度だけ実行される。光学的メモリと論理回路チップとの物理的な位置関係が正常に設定された後は、書込状態検査回路は不要となる。
【特許文献1】
特開2002-353317号公報
【特許文献2】
米国特許第5959747号明細書
【特許文献3】
米国特許第6057703号明細書
【特許文献4】
米国特許第6072608号明細書
【非特許文献1】
J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. Fossum, "Optically Programmable Gate Array", Proc. SPIE of Optics in Computing 2000, The International Society for Optical Engineering, May 2000, Vol. 4089, pp.763-771
【非特許文献2】
J.Mumbru, G.Zhou, X.An, W.Liu, G.Panotopoulos, F.Mok, and S.Psaltis, "Optical memory for computing and information processing", Proc. SPIE on Algorithms, Devices, and Systems for Optical Information Processing III, The International Society for Optical Engineering, July 1999, Vol.3804, pp.14-24
【非特許文献3】
J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, G. Zhou, F. Mok, "Optically Reconfigurable Gate Array", Proceedings of the 29th Applied Imagery Pattern Recognition Workshop (AIPR‘00), IEEE Computer Society, October 16-18, 2000, pp.84
【非特許文献4】
Jose Mumbru, George Panotopoulos, Arrigo Benedetti, Demetri Psaltis, Pietro Perona, "Optically Programmable FPGA Systems", [online], 2001年12月13日, California Institute of Technology Division of Engineering and Applied Science, [平成15年7月21日検索], インターネット<URL : http://www.cnse.caltech.edu/Research02/reports/panotopoulos2full.html>

Field of industrial application (In Japanese)


本発明は、光再構成型ゲートアレイにおける、光信号により論理回路構成情報の書き込みを行う際の情報書込状態の検査技術に関する。

Scope of claims (In Japanese)
【請求項1】
 
複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査方法であって、
前記光学的メモリに予め記憶されている検査用の光信号パターン(以下、「検査パターン」という。)を、前記論理回路チップに照射することにより、光再構成ビット素子を検査するための論理構造(以下、「検査用論理回路」という。)を前記論理回路に構成し、
前記検査用論理回路に対する前記論理回路チップの出力端子の出力状態が、論理レベルがHレベルの状態、論理レベルがLレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、
その検出された状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする書込状態検査方法。

【請求項2】
 
前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする請求項1記載の書込状態検査方法。

【請求項3】
 
前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化し、且つ、情報書込状態の検査が未だ終了していない光再構成ビット素子に対する光信号の入力に依存しない論理構造であることを特徴とする請求項1記載の書込状態検査方法。

【請求項4】
 
前記検査パターンとして、
検査対象である光再構成ビット素子に照射する光信号がオフ状態である第1の検査パターンと、
検査対象である光再構成ビット素子に照射する光信号がオン状態である第2の検査パターンと、
を備え、
前記論理回路チップに対して前記第1の検査パターン、前記第2の検査パターンの順又はその逆順で、順次、2つの検査パターンを照射するとともに、
それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがHレベルの状態、論理レベルがLレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、
その検出された状態を、それぞれの前記検査パターンに対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする請求項2又は3記載の書込状態検査方法。

【請求項5】
 
複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査装置であって、
光再構成ビット素子を検査するための論理構造(以下、「検査用論理回路」という。)を前記論理回路に構成するための検査用の光信号パターン(以下、「検査パターン」という。)が記憶された前記光学的メモリと、
前記光学的メモリに記憶された前記検査パターンを光信号パターンとして読み出して前記論理回路チップに照射する検査信号入力手段と、
前記論理回路チップの出力端子の出力状態が、論理レベルがHレベルの状態、論理レベルがLレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出手段と、
を備えていることを特徴とする書込状態検査装置。

【請求項6】
 
前記検査用論理回路に対して前記出力状態検出回路が検出する前記論理回路チップの出力端子の出力状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行う出力状態判定手段を備えていることを特徴とする請求項5記載の書込状態検査装置。

【請求項7】
 
前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする請求項5又は6記載の書込状態検査装置。

【請求項8】
 
前記光学的メモリには、
前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオフ状態である第1の検査パターンと、
前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオン状態である第2の検査パターンと、
が記憶されており、
前記検査信号入力手段は、前記論理回路チップに対して前記第1の検査パターン、前記第2の検査パターンの順又はその逆順で、順次、2つの検査パターンを照射するものであり、
前記出力状態検出手段は、それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがHレベルの状態、論理レベルがLレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出するものであること
を特徴とする請求項6又は7記載の書込状態検査装置。

【請求項9】
 
前記出力状態検出手段は、
前記論理回路の出力端子の電圧を検出する電圧検出回路と、
前記論理回路の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、
を備えていることを特徴とする請求項6乃至8の何れか一記載の書込状態検査装置。

【請求項10】
 
複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイにおいて、
前記論理回路チップの各々の出力端子に接続され、当該出力端子の論理レベルがHレベルの状態、当該出力端子の論理レベルがLレベルの状態、又は当該出力端子の出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出回路を備え
前記出力状態検出回路は、
前記論理回路の論理信号の出力端子の電圧を検出する電圧検出回路と、
前記論理回路の論理信号の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、
を備えていることを特徴とする光再構成型ゲートアレイ。

【請求項11】
 
前記論理回路チップに実装された論理回路は、
論理構造を再構成するための複数の光再構成ビット素子を備えた光再構成可能な論理回路を有する光再構成論理ブロックと、
前記光再構成論理ブロックに入出力される論理信号の配線接続の切り替えを行う接続回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成接続回路と、
各配線と入出力端子との接続の切り替えを行う入出力回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成入出力回路と、
を備え、
前記光再構成入出力回路は、前記論理回路が実装される四角形の論理回路チップの少なくとも3つの角部に配置されていることを特徴とする請求項10記載の光再構成型ゲートアレイ。
IPC(International Patent Classification)
F-term
Drawing

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JP2004181913thum.jpg
State of application right Registered
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