Top > Search of Japanese Patents > OPTICAL SIGNAL LATCH CIRCUIT AND OPTICAL SIGNAL LATCH ARRAY

OPTICAL SIGNAL LATCH CIRCUIT AND OPTICAL SIGNAL LATCH ARRAY achieved

Patent code P05P002841
File No. 4013
Posted date Mar 7, 2006
Application number P2004-216528
Publication number P2006-041760A
Patent number P4535320
Date of filing Jul 23, 2004
Date of publication of application Feb 9, 2006
Date of registration Jun 25, 2010
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)国立大学法人九州工業大学
Title OPTICAL SIGNAL LATCH CIRCUIT AND OPTICAL SIGNAL LATCH ARRAY achieved
Abstract PROBLEM TO BE SOLVED: To provide an optical signal latch circuit capable of reducing the mounting area sharply, and to provide an optical signal latch array employing it.
SOLUTION: A switching element TG for receiving input is provided on the input side of one inverter (input section inverter) INV1 in a latch circuit where two inverters INV1 and INV2 are connected in loop. A photodiode PD is connected in reverse bias with the connection node (input node) IN of the switching element TG for receiving input and the input section inverter INV1. A refresh switching element M1 for switching the reverse bias refresh voltage Vcc being applied to a photodiode PD on/off is provided. Since the voltage at the input node IN of the photodiode PD is applied directly to the input section inverter INV1 not through a buffer, mounting area can be reduced sharply.
Outline of related art and contending technology (In Japanese)


近年、回路の論理構造の再構成時間を飛躍的に短縮する技術として、光再構成型ゲートアレイ（Optically Programmable Gate Array : ORGA）の研究・開発が進められている（例えば、特許文献1～4参照）。光再構成型ゲートアレイは、回路の論理構造の情報を光信号パターンとして出力する光学部と、前記光信号パターンに従って回路の論理構造の構成を行うVLSI部との二つの部分を有し、光学部からの光信号パターンによりVLSI部の論理構造の再構成を並列的に実行するデバイスである。



これらの光再構成型ゲートアレイにおいては、VLSI部である論理回路が搭載されたチップ（論理回路チップ）内の回路の各所に、フォトダイオードを備えた光信号保持回路が設けられている。論理回路構成情報を含む光信号パターンは、光信号保持回路のフォトダイオードによって電気的な信号に変換される。こうして入力された論理回路構成情報は、光信号保持回路内に設けられた信号保持回路に保持される。そして、信号保持回路に保持された論理回路構成情報に従った回路接続の切り替えを行うことによって、論理回路の再構成が行われる。



信号保持回路の構成としては、例えば、特許文献5～7に記載のものが公知であり、これらは種々の回路で広く使用されている。図6は、従来の信号保持回路を適用することによって構成された光信号保持回路の回路構成を表す図である。光信号の書き込みを行う場合、まずリフレッシュ信号（￢REFRESH）を0レベルとし、リフレッシュ用のトランジスタM1をオン状態とする。これにより、フォトダイオードPDにはリフレッシュ電圧Vccが印加される。尚、本明細書において記号「￢」が付された信号は負論理の信号を表すものとし、図面では信号名の上に上線を付して表示することとする。フォトダイオードPDは、逆バイアス接続されているため、フォトダイオードPDはキャパシタとして機能し、電荷が蓄積される。



次に、リフレッシュ信号（￢REFRESH）を1レベルとし、トランジスタM1をオフ状態とする。このとき、フォトダイオードPDには、その容量によって電荷が保持され、カソード側のノードINには1レベルの電圧が保持される。



この状態で、フォトダイオードPDに対して光信号を入力する。光信号が1のときはフォトダイオードPDに光照射され、フォトダイオードPDが放電し、ノードINの電圧は0レベルとなる。光信号が0のときはフォトダイオードPDには光照射されず、ノードINの電圧は1レベルに維持される。従って、ノードINの電圧は光信号の反転値となる。



ノードINの電圧はバッファBUFFを介して、トランスミッション・ゲートTGに入力される。トランスミッション・ゲートは、pMOSトランジスタM2とnMOSトランジスタM3とから構成されており、各トランジスタには、ゲート信号（￢GATE，GATE）が入力されている。また、トランスミッション・ゲートTGの出力側は、2つのインバータINV1，INV2がループ状に結合してなる信号保持回路のインバータINV1の入力端子に接続されている。



ノードINの電圧を信号保持回路に保持する場合には、ゲート信号（GATE）が1レベルとする。このとき、トランスミッション・ゲートはオン状態となり、バッファBUFFの出力はインバータINV1の入力端子に印加される。ここで、バッファBUFFの駆動能力はインバータINV1，INV2の駆動能力よりも大きく構成されている。従って、インバータINV1の入力電圧は強制的にバッファBUFFの出力電圧とされる。信号保持回路への入力が終わると、ゲート信号（GATE）が0レベルとする。これにより、ノードINの電圧は信号保持回路に保持される。



信号保持回路に保持された電圧は、インバータINV1の出力端子から保持信号CSとして取り出される。保持信号CSはノードINの電圧の反転値となるので、フォトダイオードPDに入力された光信号の値が保持信号CSとして出力される。



このように、従来の信号保持回路を使用する場合、フォトダイオードPDの出力を一度バッファBUFFで受けてから、その出力を後段のトランスミッション・ゲートTGを介して信号保持回路に入力する構成をとることになる。
【特許文献1】
特開2002－353317号公報
【特許文献2】
米国特許第5959747号明細書
【特許文献3】
米国特許第6057703号明細書
【特許文献4】
米国特許第6072608号明細書
【特許文献5】
特開平8－37449号公報
【特許文献6】
特開平5－26800号公報
【特許文献7】
特開平11－97984号公報
Field of industrial application (In Japanese)


本発明は、入力される光信号を電気的なデジタル信号に変換するとともにその値を保持する光信号保持回路に関し、特に、小さい実装面積が要求される光再構成ゲートアレイ等への実装に適した光信号保持回路に関する。
Scope of claims (In Japanese)
【請求項1】
 
偶数個のインバータがループ状に接続された信号保持回路と、
前記信号保持回路内の1つのインバータである入力部インバータの入力側に設けられ、前記信号保持回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノードである入力ノードに逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を備えていることを特徴とする光信号保持回路。

【請求項2】
 
前記信号保持回路は、2つのインバータがループ状に接続されたものであることを特徴とする請求項1記載の光信号保持回路。

【請求項3】
 
前記信号保持回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて1個のMISトランジスタを備えており、
前記MISトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項1又は2記載の光信号保持回路。

【請求項4】
 
偶数個のインバータがループ状に接続された信号保持回路と、
前記信号保持回路内の1つのインバータである入力部インバータの入力側に設けられ、前記信号保持回路のループの接断を行う入力受付用スイッチング素子と、
前記入力部インバータと前記入力受付用スイッチング素子との接続ノードである入力ノードに逆バイアス接続されたフォトダイオードと、
前記フォトダイオードに印加する逆バイアス方向のリフレッシュ電圧のオンオフを行うリフレッシュ・スイッチング素子と、
を具備する光信号保持回路を複数個備えるとともに、
スイッチング素子であるブロック・リフレッシュ・スイッチング素子と直列に逆バイアス接続されたフォトダイオードであるリフレッシュ・フォトダイオード、
及び、入力端子が前記リフレッシュ・フォトダイオードと前記ブロック・リフレッシュ・スイッチング素子との連結ノードに接続された出力バッファ回路
を具備するゲート開放信号生成回路を備え、
前記各光信号保持回路の入力受付用スイッチング素子は、前記ゲート開放信号生成回路の出力バッファ回路の出力により開閉されることを特徴とする光信号保持回路アレイ。

【請求項5】
 
前記信号保持回路は、2つのインバータがループ状に接続されたものであることを特徴とする請求項4記載の光信号保持回路アレイ。

【請求項6】
 
前記前記信号保持回路内のインバータのうち出力側に前記入力受付用スイッチング素子が接続されたものに代えて1個のMISトランジスタを備えており、
前記MISトランジスタは、
ゲート端子がその前段インバータの出力端子に接続され、
ドレイン端子が前記入力受付用スイッチング素子を介して前記入力部インバータの入力端子に接続され、
ソース端子には前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときの前記入力ノードの論理値と同じ論理値に相当する電圧が印加され、
前記フォトダイオードの両端子間に前記リフレッシュ電圧が印加されているときにオン状態となるものであること
を特徴とする請求項4又は5記載の光信号保持回路アレイ。
IPC(International Patent Classification)
F-term
Drawing

※Click image to enlarge.

JP2004216528thum.jpg
State of application right Registered
※ Please contact us by E-mail or facsimile if you have any interests on this patent.

Contact Information for " OPTICAL SIGNAL LATCH CIRCUIT AND OPTICAL SIGNAL LATCH ARRAY"


  • Kyushu Institute of Technology Organization for Promotion of Research and innovation
  • URL: http://www.ccr.kyutech.ac.jp/
  • E-mail: e-mail address
  • Address: 1-1 Sensui-cho, Tobata-ku, Kitakyushu-shi, Fukuoka, JAPAN , 804-8550
  • Fax: 81-93-884-3531

Contact



※ It is possible to retrieve in J-STORE by the same key word. → Retrieval result of J-STORE

PAGE TOP

Contact Information for " OPTICAL SIGNAL LATCH CIRCUIT AND OPTICAL SIGNAL LATCH ARRAY "


  • Kyushu Institute of Technology Organization for Promotion of Research and innovation
  • URL: http://www.ccr.kyutech.ac.jp/
  • E-mail: e-mail address
  • Address: 1-1 Sensui-cho, Tobata-ku, Kitakyushu-shi, Fukuoka, JAPAN , 804-8550
  • Fax: 81-93-884-3531

Contact

Page for print

Related data

Technology seeds
Specification P4535320
Publication of unexamined applications P2006-041760A(PDF,147KB) PDF
Patent Gazette P4535320(PDF,135KB) PDF

Category

Applicant
IPC
F-term
close
close
close
close
close
close
close