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NONVOLATILE MEMORY

Patent code P06A009211
File No. KUTLO-2005-005
Posted date Jul 7, 2006
Application number P2004-331688
Publication number P2006-146983A
Patent number P3845734
Date of filing Nov 16, 2004
Date of publication of application Jun 8, 2006
Date of registration Sep 1, 2006
Inventor
  • (In Japanese)北川 章夫
  • (In Japanese)高田 雅史
  • (In Japanese)中山 和也
Applicant
  • (In Japanese)国立大学法人金沢大学
Title NONVOLATILE MEMORY
Abstract PROBLEM TO BE SOLVED: To provide a nonvolatile memory using a resistance change memory.
SOLUTION: P0 and N0, and P1 and N1 are connected each other to constitute a circuit for one bit of an SRAM by a normal CMOS. Resistance change memory elements (phase change memory elements) Rr and Rm are respectively connected in series to the P0 and N0, and the P1 and N1. Na0 and Na1 constitute a gate circuit connected to a word line WL, and control the input into or the output from each SRAM circuit part. Rr is a reference resistance and the other Rm changes between a high resistance (logical value 1) and a low resistance (logical value 0). When reading/writing, the SRAM circuit part shown by a dotted line is operated as the normal SRAM. When the power supply is turned off, the logical value stored in the SRAM circuit part is transferred, by changing the voltage of a store line STR and by making a current flow through Rm by Ns. When the power supply is turned on, the storage contents transferred to the Rm is restored to the SRAM circuit part.
Outline of related art and contending technology (In Japanese)


CMOS製造技術が発達し、製造プロセスの微細化により、1チップにより多くのトランジスタが集積可能となってきている。これにより、既存システムと同様の構成を、以前に比べ、高性能・コンパクトにチップ上に収めることができるようになってきている。そして、チップ上の空いた部分に新しい回路を載せることで、さらに複雑な処理も行うことが可能となっている。しかし、実際は、機能を担うロジック部では、開発期間等の要因を含め、大幅な改良を行なったとしても、面積的には大幅に変化することはない。そこで、最も手軽にシステムの性能を上げるためには、空いた面積に大容量なメモリを搭載することが多い。最近は、ロジック部とメモリ部の面積の割合は、メモリ部が70%程度にもなっている。今後、メモリ部の割合が増えることが予想される。しかし、この微細化は、性能の向上と同時に、トランジスタがオフの場合でも電流が漏れてしまう、リーク電流の増加を招いている。このため、動作を行っていない場合でも大きい消費電力を必要としてしまう。これは、回路規模が大きくなるほど顕著となる。



そのため、不揮発性メモリの導入が考えられている。不揮発性メモリは、動作を行っていないときの保持電力が必要ないものである。これにより、動作を行っていないときには、メモリの消費電力をなくすことができる。電源を落としても状態を保持するためには、電源を落とすときに、メモリの内容を記憶状態が保持できるものに移す必要がある。これまでは、例えば強誘電体メモリを用いたものがある(非特許文献1参照)。しかしながら、この強誘電体には、CMOSによるメモリ製造技術との親和性が低く特別の製造ラインが必要である。
このため、CMOSによるメモリ製造技術との整合性が高い、抵抗変化による不揮発性のメモリ素子である相変化メモリ等を用いた不揮発性メモリが待たれていた。



相変化メモリについて、図1,図2を用いて説明する。
図1に示すように、相変化メモリとは、結晶状態(低抵抗)と非晶質(アモルファス)状態(高抵抗)との間や結晶状態間,非晶質状態間で変化(相変化)する物質(例えば、カルコゲナイド半導体)を用いて、その変化した状態により抵抗値が変化して、記憶するメモリのことである。この変化は、この物質に例えば電流を流し、発熱等を電流により制御することでできる。非晶質状態から結晶状態とするときは、融点より低い結晶化温度となってから一定時間(結晶化するための時間)その温度を保つような電流を流し、結晶状態から非晶質状態とするときは融点以上に熱して急冷するような電流を流すことで、相変化を起こすことができる。この2つの電流をそれぞれイニシャライズ電流,ストア電流と定義する。



この2つの状態は、図2に示すように、発明者らが得た、カルコゲナイド半導体の場合の完全に結晶化したときの電気伝導率5.2Ω-1cm-1と、非晶質化(アモルファス)状態のときの電気伝導率1.3×10-3Ω-1cm-1の値をとる。結晶化状態と非晶質状態の伝導率は、2桁も異なっており、その差は大きい。これは、状態を検出することが容易になることを意味している。この電気伝導率の値は、素子へ印加する電流の大きさや時間により、結晶状態と非晶質状態との割合を変化させることで、変えることもできる。



【非特許文献1】
二野宮鼓他「強誘電体メモリを利用した不揮発性SRAMとFFの設計と応用-読出し回数・書換え回数無制限の実現-」信学技報2003-12 pp.51-56
【特許文献1】
特願2003-365146号出願
【特許文献2】
特願2003-335133号出願

Field of industrial application (In Japanese)


本発明は、電源を切っても記憶内容が失われない、相変化メモリなどの抵抗変化を起こすメモリ素子を用いた不揮発性メモリに関するものである。

Scope of claims (In Japanese)
【請求項1】
 
抵抗変化により不揮発性記憶を行う抵抗変化メモリ素子を用いた不揮発性メモリであって、
第1の能動素子と第2の能動素子との入出力を互に接続したSRAM回路部と、
前記第1,第2の能動素子のそれぞれと、電源との間に直列に接続した第1,第2の抵抗変化メモリ素子と、
前記第2の能動素子と前記第2の抵抗変化メモリ素子との接続点とストア線との間に接続されたスイッチング素子であって、該スイッチング素子のスイッチングを制御する入力は、前記第1の能動素子の出力に接続されており、
前記スイッチング素子により、前記不揮発性メモリの電源をオフする直前に、前記SRAM回路部の記憶内容を、前記スイッチング素子から前記第2の抵抗変化メモリ素子に電流を流して抵抗変化を起こして記憶させ、前記不揮発性メモリの電源をオンしたとき、前記第2の抵抗変化メモリ素子の記憶内容を前記SRAM回路部に移し、
前記SRAM回路部に記憶データの書き込み、読み出しを行うことを特徴とする不揮発性メモリ。

【請求項2】
 
請求項1に記載の不揮発性メモリにおいて、
前記第1の抵抗変化メモリ素子は、前記第2の抵抗変化メモリ素子の記憶内容による抵抗値変化の中間値の抵抗値に設定されていることを特徴とする不揮発性メモリ。

【請求項3】
 
請求項2に記載の不揮発性メモリにおいて、
前記第2の抵抗変化メモリ素子は、前記電源をオンしたときに前記第2の抵抗変化メモリ素子の記憶内容を前記SRAM回路部に移した後、前記スイッチング素子を介して流す電流により、低抵抗値とされることを特徴とする不揮発性メモリ。

【請求項4】
 
請求項1~3に記載の不揮発性メモリにおいて、
前記第1,第2の抵抗変化メモリ素子は、相変化メモリであることを特徴とする不揮発性メモリ。

【請求項5】
 
請求項1~4に記載の不揮発性メモリにおいて、
前記SRAM回路部をCMOSで構成し、前記スイッチング素子をMOSトランジスタで構成することを特徴とする不揮発性メモリ。
IPC(International Patent Classification)
F-term
Drawing

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JP2004331688thum.jpg
State of application right Registered
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