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IMAGE PROCESSOR meetings

Patent code P07P005165
Posted date Apr 13, 2007
Application number P2005-264934
Publication number P2007-079767A
Patent number P4742260
Date of filing Sep 13, 2005
Date of publication of application Mar 29, 2007
Date of registration May 20, 2011
Inventor
  • (In Japanese)小出 哲士
  • (In Japanese)マタウシュ ハンスユルゲン
  • (In Japanese)森本 高志
  • (In Japanese)足立 英和
  • (In Japanese)山岡 功佑
Applicant
  • (In Japanese)国立大学法人広島大学
Title IMAGE PROCESSOR meetings
Abstract PROBLEM TO BE SOLVED: To attain image processing with a smaller area in real time, compared with one by a conventional technique.
SOLUTION: An input image is divided to blocks, and image division processing is performed by a block unit in an image division block 100. Data necessary for the image division processing is stored in a joint weight memory 30, a reader-self flag memory 40, a label flag memory 50, an ignition flag memory 60 and a label number storage memory 70 which are on-chip memories.
Outline of related art and contending technology (In Japanese)


近年、知的情報処理技術の実現に向けての動画像認識処理技術の要求が高まっている。特に、人間に近い動作をするロボットや、物体追跡(特願2004-256184)、高度道路交通システム(非特許文献1)などの実現においては、カメラ等から取り込んだ画像を高速に処理する必要がある。そのための処理として入力動画像中から認識対象となるオブジェクトを高速に取り出す画像分割処理が必要となる。



静止物体及び動物体の両方を同時に取り扱うためには、オブジェクトベースの画像分割処理が必要である。画像分割の手法として代表的なものに背景差分法(非特許文献2)がある。この方法ではフレームごとに画像の差分をとることにより、動物体と背景を分割する。しかし、画像中に複数の物体が存在する場合、カメラ自体が動く場合においては物体の抽出が困難である。これを解決するための手法として領域成長に基づく全画素並列画像分割回路(特許文献1、非特許文献3)が提案されている。これらの回路は全画素並列処理を行なうため高速な分割処理を行なうことはできるが、規模の大きな画像分割を行う場合に回路が大規模化してしまい小面積な実装が困難である。
【特許文献1】
特開2003-346142号公報
【非特許文献1】
Japanese ministry of Land, Infrastructure and Transport, Road Bureau ITS Homepage, 2004, URL http://mlit.go.jp/road/ITS/index.html.
【非特許文献2】
H. Kimura and T. Shibata,“Simple-architecture motion-detection analog V-chip based on quasi-two-dimensional processing,”Ext. Abs. of the 2002 Int. Conf. on Solid State Device and Materials (SSDM2002), pp. 240-241, 2002.
【非特許文献3】
H. Ando, et al.,“An image region extraction LSI based on a merged/mixed-signal nonlinear oscillator network circuit,”Proc. of the 28th European Solid-State Circuits Conf., pp.703-706, 2002.
【非特許文献4】
StratixII,Altera Corporation, 2005,URL: http://www.altera.com/products/devices/stratix2/.

Field of industrial application (In Japanese)


本発明は、入力画像を複数のブロックに分け、ブロックごとに画像処理を行う装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
入力画像を複数のブロックに分け、ブロック単位で画像処理を行う装置であって、
前記画像処理に必要な情報を格納するための領域が前記入力画像の個々の画素について設けられたメモリ部と、
前記処理単位である1ブロックの各画素に対応する個々の演算ユニットが設けられた単一の画素並列演算部とを備え、
前記画素並列演算部内の各演算ユニットは、
対応する画素に対する処理を、前記メモリ部の当該画素について設けられた領域の情報を参照して逐次的に行い、
前記画素並列演算部は、
前記入力画像の1ブロックごとに、そのブロックの各画素について、前記結合重みメモ
リに格納されている各画素の結合重みに基づいて自己発火可能であるか否かを決定し、その結果を前記リーダセルフラグメモリに格納する処理(a)と、
前記入力画像のある1ブロックについて、当該ブロック内の画素のうち対応するリーダセルフラグが自己発火可能を示しているものを1つ前記リーダセルフラグメモリを参照して決定する処理(b)と、
前記発火フラグメモリに格納されている発火フラグのうち、前記決定したリーダセルに対応する発火フラグを発火状態とする処理(c)と、
前記決定したリーダセルを含むブロック(第1のブロック)について、前記リーダセルとこれに隣接する画素と間の結合重みに基づいて、隣接画素の中から発火可能な画素を検出し、前記発火フラグメモリに格納されている発火フラグのうち、この検出した画素に対応する発火フラグを発火状態とする処理(d)と、
前記第1のブロックの発火フラグ、結合重み、ラベルフラグをそれぞれ前記発火フラグメモリ、前記結合重みメモリ、前記ラベルフラグメモリから前記画素並列演算部へ読み出し、引火可能かどうかの判定を各演算ユニットにおいて並列に行う処理(e)と、
引火可能と判断されたセル(引火可能セル)に対して引火処理を行う処理(f)とを行い、
前記第1のブロック内に引火可能セルが存在しなくなるまで前記処理(e)~(f)を繰り返し行い、
前記第1のブロックに対する前記処理(e)~(f)の繰り返し処理と同様の処理を、前記第1のブロックとは別のブロックに対して順次行うことにより1つの領域を抽出する処理(g)と、
各ブロックについて前記発火フラグメモリを参照し、発火状態の画素を検出し、検出した画素に対応する前記ラベル番号保存メモリのアドレスに共通の領域番号を書き込む処理(h)と、
各ブロックについて前記発火フラグメモリを参照し、発火状態の画素のフラグを非発火状態とし、また、前記リーダセルフラグメモリを参照し、当該発火状態の画素のリーダセルフラグが自己発火可能を示している場合には自己発火不可能とする処理(i)とを行い、
前記第1のブロック内にまだ自己発火可能を示している別のリーダセルが存在しているときには、当該リーダセルを起点として前記処理(c)~(i)を繰り返し行い、前記第1のブロック内に自己発火可能を示している別のリーダセルが存在しないときには、別のブロック内のまだ自己発火可能を示している1つのリーダセルを起点として前記処理(c)~(i)繰り返し行い、すべてのブロック内にまだ自己発火可能を示しているリーダセルが存在しなくなったとき、入力画像に対する画像分割処理を終了する、
ことを特徴とする画像処理装置。

【請求項2】
 
請求項1において、
前記メモリ部と前記画素並列演算部とは同一チップ上に設けられている、
ことを特徴とする画像処理装置。

【請求項3】
 
請求項1において、
前記画像処理に必要な情報を格納するための領域は前記ブロックごとに識別されている、
ことを特徴とする画像処理装置。

【請求項4】
 
請求項1において、
前記入力画像の各ブロックについて前記画像処理を行う必要があるか否かを、自己発火可能を示している前記リーダセルフラグが存在するかに基づいて判断し、自己発火可能を示している前記リーダセルフラグが存在するブロックについてのみ前記画素並列演算部において前記画像処理を行う、
ことを特徴とする画像処理装置。

【請求項5】
 
請求項1において、
前記画像処理装置は、
入力画像から画素単位で互いに同一の範疇に属する領域を特定して画像分割領域として識別するものである、
ことを特徴とする画像処理装置。

【請求項6】
 
請求項5において、
前記メモリ部は、
前記入力画像の各画素について隣接する画素間の輝度の類似度である結合重みを格納する結合重みメモリと、
前記入力画像の各画素についてそのセルが自己発火可能であるセル(リーダセル)か否かを示すフラグが格納されるリーダセルフラグメモリと、
前記入力画像の各画素についてそのセルがすでに分割されたか否かを示すラベルフラグが格納されるラベルフラグメモリと、
前記入力画像の各画素について発火/非発火の状態を示すフラグが格納される発火フラグメモリと、
前記入力画像の各画素について画像分割された領域のどの領域に属するかを示す領域番号が格納されるラベル番号保存メモリとを含む、
ことを特徴とする画像処理装置。

【請求項7】
 
請求項6において、
前記処理(f)では、
前記入力画像の複数のブロックのうち、当該引火処理による領域成長の境界に隣接する画素を含んでいるブロックの情報を記憶しておき、
前記処理(g)では、
前記第1のブロックに対する前記処理(e)~(f)の繰り返し処理と同様の処理を、前記処理(f)において記憶したブロックに対して順次行う、
ことを特徴とする画像処理装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2005264934thum.jpg
State of application right Registered
Reference ( R and D project ) (In Japanese)小出哲士のホームページ


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