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A/D CONVERSION ARRAY AND IMAGE SENSOR

Patent code P07A009866
File No. ShIP‐P04030
Posted date May 25, 2007
Application number P2003-368340
Publication number P2005-136540A
Patent number P3962788
Date of filing Oct 29, 2003
Date of publication of application May 26, 2005
Date of registration Jun 1, 2007
Inventor
  • (In Japanese)川人 祥二
Applicant
  • (In Japanese)国立大学法人静岡大学
Title A/D CONVERSION ARRAY AND IMAGE SENSOR
Abstract PROBLEM TO BE SOLVED: To provide an A/D conversion array for an image sensor whose area and power consumption are reduced by reducing the number of amplifiers and capacitors (capacity) compared to that of a conventional cyclic type A/D conversion array and further providing a function of canceling noise generated at a pixel part of an image sensor.
SOLUTION: After an input signal Vin is applied to a C1 and held, a reset level is applied to the Vin and a difference signal is amplified at a radio (C1/C2) of the C1 and a C2 connected to an inverting amplifier. Then the output of the inverting amplifier is held and the output of the inverting amplifier is converted by a comparator from analog to digital; and a control signal is generated from the conversion output to turn on one of switches which are controlled with ϕM1, ϕO1, and ϕP1. A digital signal is converted into an analog signal, which is subtracted from the signal held in the C1. This signal is amplified, converted again from analog to digital, and the same operation is cyclically repeated. Consequently, noise cancellation and multi-bit A/D conversion are achieved.
Outline of related art and contending technology (In Japanese)


このようにCMOSイメージセンサのカラムにおいてA/D変換を行う従来技術としては、以下がある。
[1] 特許第2532374号明細書
[2] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
[4] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
[5] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.



上記[1]は、ランプ信号発生器、比較器、レジスタを用いた8-bitの積分型A/D変換器要素をカラムに集積化するものである。同様なものが[2]にも報告されている。また[3]は、同様に積分型A/D変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて10bを実現している。これら積分型A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また、[4]は、キャパシタを用いた逐次比較型A/D変換器をカラムに並べて動作させるもので、高速なA/D変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、8bit程度にとどまっている。また、[5]は2段の巡回型A/D変換器要素をカラムに並べて動作させるもので、これも高速A/D変換に適している。しかし2個のアンプを用いるため、回路規模が大きくなる。



なお、これら以外に、画素内にA/D変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
【特許文献1】
特許第2532374号明細書
【非特許文献1】
A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
【非特許文献2】
T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
【非特許文献3】
B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
【非特許文献4】
S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.



従来技術の[5]は、本発明に最も関連があるので回路を取り上げて説明する。これは、図1のように、1ビットのA/D変換を行う回路を2段従属接続し、その出力を入力に戻すことで巡回型のA/D変換を行うものである。このような方式では、各段毎に増幅器が必要であり、面積が大きくなるとともに、消費電力が増大する。また、イメージセンサのカラムに集積化するA/D変換器として用いた場合、ノイズキャンセル用アンプとA/D変換器用アンプと合わせて、3つのアンプが各カラム毎に必要である。

Field of industrial application (In Japanese)


本発明は、イメージセンサ特にCMOSイメージセンサのカラムにA/D変換器を集積化し、ディジタル出力とするとともに、高速度の信号読みだしを可能にする技術に関する。この技術は、イメージセンサからの信号を集中して短時間で読みだす機能を備えたイメージセンサや、高速撮像用のイメージセンサとして有用である。

Scope of claims (In Japanese)
【請求項1】
 
A/D変換アレイにおいて、1サイクルあたりNビットのA/D変換を行う回路要素と、該回路要素のディジタル出力を第1のスイッチング手段と第1のキャパシタによりD/A変換する回路要素と、その変換結果のアナログ値をアナログ入力から減算及び増幅するために、前記第1のキャパシタとの比により利得を決定する第2のキャパシタを反転増幅器の入出力間に接続してなる増幅手段と、該増幅手段の出力を第2のスイッチング手段と前記第1のキャパシタによりサンプル&ホールドする回路要素と、前記増幅手段の出力と入力信号との一方を選択するとともに選択された信号を前記第1のキャパシタを介して前記増幅手段の入力として与える第3のスイッチング手段とからなる単位回路をアレイ状に配置するとともに、前記第1乃至第3のスイッチング手段の制御手段をアレイの外部に設け、最初の段階で入力信号を前記増幅手段の入力として与え、次の段階で前記サンプル&ホールド回路要素を経由した信号を前記増幅手段の入力に与えることにより、巡回型の多ビットのA/D変換を行うことを特徴とするA/D変換アレイ。

【請求項2】
 
前記増幅手段におけるD/A変換に用いる第1のキャパシタを2個設け、これら複数のキャパシタをD/A変換用とサンプルホールド用とに交互に用いることにより1サイクルあたりの変換速度を2倍にしたことを特徴とする請求項1記載のA/D変換アレイ。

【請求項3】
 
前記NビットのA/D変換を行う回路要素は入力であるアナログ信号を電圧レベルにより3つの領域に区分し、3つの領域に対し1,0,-1の値を割り振るものである請求項1記載のA/D変換アレイ。

【請求項4】
 
前記増幅手段における増幅器を差動入力、差動出力を有する差動増幅器により構成し、その周辺のキャパシタ及びスイッチング手段を含めて全差動回路構成とした請求項1記載のA/D変換アレイ。

【請求項5】
 
請求項1乃至4記載のA/D変換アレイをイメージセンサアレイのカラムに配置することにより、イメージセンサアレイの出力に対して並列にA/D変換を行うことを特徴とするイメージセンサ。

【請求項6】
 
前記イメージセンサアレイのカラムにノイズキャンセル回路を設け、該ノイズキャンセル回路は、第2の反転増幅器と、イメージセンサアレイの出力と前記第2の反転増幅器の入力との間に接続される第3のキャパシタと、前記第2の反転増幅器の入力と出力間に接続される第4のキャパシタと、それらの接続を切り替えるスイッチング手段とからなるものであり、前記巡回型A/D変換アレイにおける反転増幅器を前記ノイズキャンセル回路の第2の反転増幅器と兼用し、前記第1のキャパシタを前記第3のキャパシタと兼用し、前記第2のキャパシタを前記第4のキャパシタと兼用してなる請求項5記載のイメージセンサ。

【請求項7】
 
ノイズキャンセル動作の際にのみ、イメージセンサアレイの出力と反転増幅器の入力との間に接続されるキャパシタとして、第5のキャパシタを設け、前記第2のキャパシタとの容量比により増幅機能を得ることを特徴とする請求項6記載のイメージセンサ。
IPC(International Patent Classification)
F-term
Drawing

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JP2003368340thum.jpg
State of application right Registered
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