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IMAGE PICKUP DEVICE BY EMBEDDED PHOTODIODE STRUCTURE

Patent code P07A009891
File No. ShIP‐6078R-KW22
Posted date May 25, 2007
Application number P2004-303983
Publication number P2006-120685A
Patent number P4613305
Date of filing Oct 19, 2004
Date of publication of application May 11, 2006
Date of registration Oct 29, 2010
Inventor
  • (In Japanese)川人 祥二
Applicant
  • (In Japanese)国立大学法人静岡大学
Title IMAGE PICKUP DEVICE BY EMBEDDED PHOTODIODE STRUCTURE
Abstract PROBLEM TO BE SOLVED: To provide a highly sensitive image sensor with low noise and little dark current.
SOLUTION: The n-type region of the charge accumulator (2) of a photodiode is embedded in a substrate (1). An interface of silicon and a silicon oxide film (4) is covered with a p-layer (3) of high concentration. A p-layer (11) of comparatively low concentration is formed only in a part just below a signal take-out floating electrode (14). Electrons generated by light are accumulated in the n-type region being the charge accumulation part (2). Potential of a part of the p layer (11) on a semiconductor surface accordingly changes. A change of potential is transmitted to the floating electrode (14) in a floating state by capacity coupling through a thin insulating film. The change of potential of the floating electrode (14) is read by a buffer transistor (7). A charge is initialized by adding positive high voltage to a gate electrode (6) by a control signal R. All the electrons accumulated in the charge accumulator (2) of the photodiode are transferred to an n+ region (5). Thus, the occurrence of reset noise is prevented.
Outline of related art and contending technology (In Japanese)


CMOS集積回路の製作工程に光電変換の構造のための幾つかの工程を追加することで実現されるCMOSイメージセンサには、光により発生された電荷を、画素アレイの外に設けた回路に直接読み出す受動型画素方式と、信号電荷蓄積に伴う電圧変化を画素内にもうけたトランジスタを介在して画素アレイの外の回路に読み出す能動型画素方式とがある。能動型画素方式の方が、低雑音、高感度にできるとされている。また、能動型画素方式としては、電荷蓄積に伴うフォトダイオードの電位変化を直接トランジスタを介して読み出す方式と、画素内でフォトダイオードから浮遊拡散層に電荷転送を行い、浮遊拡散層の電位変化をトランジスタを介して読み出す方式がある。



後者の例が、以下の文献に開示されている。
1)テー スアン リー他、"ピン光ダイオード集積能動画素センサー" 特開平8-335688号公報
後者の画素の構造と回路の例を、図1に示す。
p型半導体シリコンを基板(1)とし、フォトダイオードとなる部分に電荷蓄積部(2)としてのn型領域が形成され、その表面にさらに基板と同極性のp型領域である高濃度のp層(3)を形成することで、電子の蓄積が行われる部分が半導体内部に埋め込まれ、表面が逆極性のキャリア(電子を蓄積する場合にはホール)で満たされるようにすることで、暗電流を非常に小さくしている。
また、電荷蓄積部(2)を転送トランジスタに接続し、そのゲート電極(6’)の制御信号TXの電位を高くしてゲートを開き、n型の浮遊拡散層(FD)(15)に蓄積された電荷を完全に転送するように構成する。このことによって残留電荷による残像とノイズの発生をなくし、電荷転送と、周辺回路への読み出し動作を組み合わせて、相関2重サンプリング処理を行うことによって、リセットノイズをキャンセルすることができる。



読み出しは、浮遊拡散層(15)にバッファトランジスタ(7)のゲートを接続し、Sに高い電圧を与えることにより画素選択トランジスタ(8)を導通させる。その際にバッファトランジスタ(7)と画素アレイの周辺に設けた電流源トランジスタ(9)とによってソースフォロワ回路が構成され、浮遊拡散層の電位を出力に読み出す。
図1の4はシリコン酸化膜による絶縁体(誘電体)、5はリセット用n+領域、6はリセット用ゲート電極である。
このような画素構成は、暗電流とランダム雑音が低く、高感度なCMOSイメージセンサが実現できるため、広く用いられている。しかしながら、このような電荷転送を行う方式では、電荷を蓄積・記憶保持する部分が、フォトダイオード部と浮遊拡散層の2箇所に必要であるため、画素サイズの縮小に伴い、扱える信号電荷量が小さくなり、また、浮遊拡散層での信号振幅を高くしにくいため、電源電圧の低下に伴ってダイナミックレンジが減少することが懸念されている。



一方、前者については、電荷転送を行わない方式であり、扱える信号電荷量については電荷転送方式よりも有利であるが、この場合にはリセット雑音がランダム雑音の主要因となり、ノイズレベルが大きくなり、またフォトダイオードが埋め込み構造にできないため、暗電流も大きくなる。この暗電流を低減する構造として部分的に表面にp型半導体を形成する方法が以下の文献に開示されている。
2)テー スアン リー他、"固体画像センサ用の部分的ピン止めフォトダイオード" 特開平10-209422号公報
この構造の例を図2に示す。図2に示すような構造では、フォトダイオードの電荷蓄積部(2)であるn型領域の電位をMOS型バッファトランジスタ(7)のゲートに接続するため、フォトダイオードのn層の一部が半導体とシリコン酸化膜(4)の界面に接触し、完全に埋め込まれる場合に比べて暗電流が大きくなる。
【特許文献1】
特開平8-335688号公報
【特許文献2】
特開平10-209422号公報

Field of industrial application (In Japanese)


本発明は、低雑音で、暗電流が少なく、高感度なイメージセンサを実現する画素部の構造に関するものであり、特にCMOS集積回路工程にいくつかの工程を追加することによって構成するイメージセンサに関する。

Scope of claims (In Japanese)
【請求項1】
 
埋め込みフォトダイオードと、
該フォトダイオードの電荷蓄積部(2)と絶縁体を介して容量結合され浮遊状態にすることができる浮遊電極(14)と、
光により蓄積された信号キャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部に接続された第1の転送トランジスタ(21)と、
前記浮遊電極に初期化電位を設定するために初期化電位と前記浮遊電極との間に接続される第2の転送トランジスタ(10)と、
前記浮遊電極の電位を読み出すためにそのゲートが前記浮遊電極に接続されたバッファトランジスタ(7)
とを備える素子を単位画素とし、該単位画素を1次元または2次元に配置してなる埋め込みフォトダイオード構造による撮像装置。

【請求項2】
 
前記フォトダイオードは、第1導電型の半導体基板と、該半導体基板の上部の一部に設けられた、第1導電型とは反対導電型の第2導電型の半導体領域とを備え、
前記第2導電型の半導体領域表面の一部には、前記半導体基板より高濃度の第1導電型領域形成され、前記浮遊電極として、前記第1導電型領域が形成されていない、前記第2導電型の半導体領域の表面にシリコン酸化膜を介した電極が設けられたものである請求項1記載の埋め込みフォトダイオード構造による撮像装置。

【請求項3】
 
前記浮遊電極の直下の、前記第1導電型領域が形成されていない前記第2導電型の半導体領域の表面に、前記第1導電型領域より低濃度の他の第1導電型領域が設けられ、
前記他の第1導電型領域の濃度と深さを、前記浮遊電極に与えた電圧によって前記他の第1導電型領域の表面に、前記信号キャリアと逆極性のキャリアが誘起し、また光による前記信号キャリアを初期化した際には、前記浮遊電極の電位が、前記信号キャリアの量に依存して大きく変化するように設定することにより、暗電流の低減を図るとともに高い検出感度をもたせるようにした請求項2記載の埋め込みフォトダイオード構造による撮像装置。

【請求項4】
 
信号蓄積時に、前記浮遊電極の電位が0Vにおいても、前記他の第1導電型領域の表面に前記逆極性のキャリアが誘起されるように前記他の第1導電型領域の濃度と深さを定めることにより暗電流を低減することを特徴とする請求項3記載の埋め込みフォトダイオード構造による撮像装置。

【請求項5】
 
第1導電型の半導体基板と、
該半導体基板の上部の一部に設けられた、第1導電型とは反対導電型の第2導電型の半導体領域からなる埋め込みフォトダイオードと、
該フォトダイオードの表面に形成した第1導電型拡散層からなる浮遊拡散層(15)と、
前記浮遊拡散層(15)に金属を接触させることで形成した浮遊電極と、
光により蓄積された信号キャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部(2)に接続された第1の転送トランジスタ(21)と、
前記浮遊電極に初期化電位を設定するために前記浮遊拡散層を取り囲むように形成されたゲートと該ゲートの外側にある一定の電圧が与えられたドレインとからなる第2の転送トランジスタ(10)と、
前記浮遊電極の電位を読み出すために、前記浮遊電極に接続されたゲートを有するバッファトランジスタ(7)
とを備える素子を単位画素とし、該単位画素を1次元または2次元に配置してなる埋め込みフォトダイオード構造による撮像装置。

【請求項6】
 
第1導電型半導体基板の上部の一部第1導電型とは反対導電型の第2導電型の半導体領域を形成し、該第2導電型の半導体領域の表面に、前記半導体基板より高濃度の第1導電型領域形成してフォトダイオードを構成し
前記フォトダイオードの上に、前記フォトダイオードの電荷蓄積部(2)と絶縁体を介して容量結合され浮遊状態にすることができる浮遊電極(14)を形成し、
光により蓄積された信号キャリアを抜き去って初期化するために前記フォトダイオードの電荷蓄積部に接続された第1の転送トランジスタ(21)を形成し、
前記浮遊電極に初期化電位を設定するために初期化電位と前記浮遊電極との間に接続される第2の転送トランジスタ(10)を形成する工程を含む撮像素子の製造方法において、
前記第1の転送トランジスタ及び第2の転送トランジスタをCMOS集積回路の製造工程により製造するとともに、
前記フォトダイオードの基板は、nウェル、pウェルどちらも形成しないようにして、低濃度の前記半導体基板そのまま用いるようにし、
前記半導体基板の上に前記第2導電型の半導体領域前記第1導電型領域を形成する工程をCMOS集積回路の製造工程に追加することで前記フォトダイオードを形成するようにしたことを特徴とする埋め込みフォトダイオード構造による撮像素子の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2004303983thum.jpg
State of application right Registered
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