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DOUBLE INTEGRATING TYPE A/D CONVERTER, COLUMN PROCESSING CIRCUIT AND SOLID STATE IMAGING APPARATUS

Patent code P07A009899
File No. ShIP‐P04059
Posted date May 25, 2007
Application number P2005-034798
Publication number P2006-222782A
Patent number P4613311
Date of filing Feb 10, 2005
Date of publication of application Aug 24, 2006
Date of registration Oct 29, 2010
Inventor
  • (In Japanese)川人 祥二
  • (In Japanese)榊原 雅樹
Applicant
  • (In Japanese)国立大学法人静岡大学
Title DOUBLE INTEGRATING TYPE A/D CONVERTER, COLUMN PROCESSING CIRCUIT AND SOLID STATE IMAGING APPARATUS
Abstract PROBLEM TO BE SOLVED: To provide an A/D converter in which quantization noise is reduced and a dynamic range is widened by simple circuit configuration and a solid state imaging apparatus constituted by integrating these A/D converters.
SOLUTION: The double integrating type A/D converter is provided with: an analog integrator 23 for successively increasing fixed increment voltage stepwise; a comparator 24 for entering an output from the analog integrator 23 to one terminal (-), entering an analog signal x to the other terminal (+), outputting a digital signal of a high level w=1 when the analog signal x is larger than the output of the analog integrator 23, and outputting a signal of a low level w=-1 when the analog signal x is smaller than the output of the analog integrator 23; an initial digital integrator 25 for integrating an output from the comparator 24 in a digital area; and a second digital integrator 26 for integrating an output from the initial digital integrator 25 in the digital area.
Outline of related art and contending technology (In Japanese)


ノイズは、固体撮像装置(イメージセンサ)の性能を決める重要な性能要因の1つである。最近、CMOS半導体技術をベースとしたCMOSイメージセンサの画質が向上し、現在主流のCCDイメージセンサに近づこうとしている状況であるが、CMOSイメージセンサのノイズ性能は、画素で発生するノイズとその画素信号の読み出し回路でのノイズが関係し、未だやや不利な状況にある。



しかし、CMOSイメージセンサでは、画素アレイ部に隣接する周辺回路(カラム処理回路)にノイズ低減回路を集積化することで、ノイズ低減を行い、更にA/D変換まで行って、外部から混入するノイズを低減する等のCCDでは不可能な処理が可能で、それらを駆使すれば、CCDを越える極めて低ノイズで高感度な固体撮像装置が実現できる可能性がある。



従来、CMOSイメージセンサのカラム処理回路にA/D変換器を集積化する方式は、既に実用になっている積分型、逐次比較型などがある。オーバーサンプリングを用いて低ノイズ化を計りながら高分解能をA/D変換方式としては、デルタシグマ変調を用いた方式が報告されている(非特許文献1参照。)。積分型や、逐次比較型は、分解能で高々10b程度であり、それ以上に高分解能化は困難である。又、読み出し回路のノイズを低減する機能もない。デルタシグマ変調を用いたA/D変換要素をカラム処理回路に集積化する方式は、非特許文献1の中に明示的には書かれていないものの、読み出し回路のノイズ低減も可能であるとは思われる。しかし、非特許文献1に記載された方式では、その効果を十分に発揮するためには、高級且つ大規模なデジタルフィルタが必要となり、カラム処理回路にこれを集積化するのは極めて困難であり、未だ実用にはなっていない。
【非特許文献1】
中村潤一(Junichi Nakamura)他4名, 「電流モード・アクティブピクセル型センサ用の焦点面上の信号処理(On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors)」,米国電子電気学会(IEEE)トランズアクション・オン・エレクトロン・デバイセス(Transaction on Electron Devices),米国,1997年10月,第44巻,第10号,p.1747-1758

Field of industrial application (In Japanese)


本発明は2重積分型A/D変換器に係り、更にはこの2重積分型A/D変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
アナログ信号出力回路から出力されるアナログ信号を処理するA/D変換器であって、 1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
該比較器のデジタル出力をデジタル領域で積分し、第1のA/D変換出力を出力する初段デジタル積分器と、
該初段デジタル積分器の出力をデジタル領域で積分し、前記第1のA/D変換出力よりも分解能の高い第2のA/D変換出力を出力する2段目デジタル積分器
とを備えることを特徴とする2重積分型A/D変換器。

【請求項2】
 
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と、
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備え、前記第1レジスタから前記第1のA/D変換出力を出力することを特徴とする請求項1に記載の2重積分型A/D変換器。

【請求項3】
 
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備え、前記第3レジスタから前記第2のA/D変換出力を出力することを特徴とする請求項2に記載の2重積分型A/D変換器。

【請求項4】
 
列方向に配列された複数のアクティブピクセル型の画素から、それぞれ出力されるアナログ信号を処理するカラム処理回路であって、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、
該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器
とを備える2重積分型A/D変換器を含むことを特徴とするカラム処理回路。

【請求項5】
 
前記カラム処理回路は、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記2重積分型A/D変換器から受信して格納するリセット信号用レジスタと、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記2重積分型A/D変換器から受信して格納する受光信号用レジスタ、
とを更に含むことを特徴とする請求項4に記載のカラム処理回路。

【請求項6】
 
前記カラム処理回路は、
前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
を更に含むことを特徴とする請求項5に記載のカラム処理回路。

【請求項7】
 
前記カラム処理回路は、
前記リセット信号用レジスタの出力を外部回路に送信するためのリセット信号用出力端子と、
前記受光信号用レジスタの出力を前記外部回路に送信するための受光信号用出力端子
とを更に含むことを特徴とする請求項5に記載のカラム処理回路。

【請求項8】
 
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備えることを特徴とする請求項4~7のいずれか1項に記載のカラム処理回路。

【請求項9】
 
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備えることを特徴とする請求項8に記載のカラム処理回路。

【請求項10】
 
列方向に配列された複数のアクティブピクセル型の画素を備える画素アレイ部と、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含むカラム処理回路
とを備えることを特徴とする固体撮像装置。

【請求項11】
 
列方向に配列された複数のアクティブピクセル型の画素からなる画素列を、複数本並列に行方向に沿って配列したマトリクスより、複数の画素を2次元配列した画素アレイ部と、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記列方向に配列された複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含み、前記複数本の画素列に対応してそれぞれ個別に設けられたカラム処理回路
とを備えることを特徴とする固体撮像装置。

【請求項12】
 
前記カラム処理回路は、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記2重積分型A/D変換器から受信して格納するリセット信号用レジスタと、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記2重積分型A/D変換器から受信して格納する受光信号用レジスタ、
とを更に含むことを特徴とする請求項11に記載の固体撮像装置。

【請求項13】
 
前記カラム処理回路は、
前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
を更に含むことを特徴とする請求項12に記載の固体撮像装置。

【請求項14】
 
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と、
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備えることを特徴とする請求項11~13のいずれか1項に記載の固体撮像装置。

【請求項15】
 
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備えることを特徴とする請求項14に記載の固体撮像装置。

IPC(International Patent Classification)
F-term
Drawing

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JP2005034798thum.jpg
State of application right Registered
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