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SAMPLE AND HOLD CIRCUIT

Patent code P07A010280
Posted date Aug 24, 2007
Application number P2005-032503
Publication number P2006-221702A
Patent number P4779113
Date of filing Feb 9, 2005
Date of publication of application Aug 24, 2006
Date of registration Jul 15, 2011
Inventor
  • (In Japanese)寺田 信行
  • (In Japanese)加藤 正史
  • (In Japanese)荒井 英輔
Applicant
  • (In Japanese)学校法人名古屋工業大学
Title SAMPLE AND HOLD CIRCUIT
Abstract

PROBLEM TO BE SOLVED: To provide a switched current sample and hold circuit of low power consumption by using two complementary memory cells and a polarity discriminator for discriminating the polarity of input currents.

SOLUTION: The circuit of this invention comprises two complementary memory cells of an n-type memory cell having an nMOS transistor and a switch, and a p-type memory cell having a pMOS transistor and a switch, each memory cell being a sample and hold circuit based on switched current technology, and the polarity discriminator for discriminating the polarity of the input current. This circuit discriminates the polarity of the input current by the polarity discriminator, and according to the result, the circuit performs sample and hold operation by using only one of the memory cells. Thus, the sample and hold function of low power consumption is attained in a wide range of the input current.

Outline of related art and contending technology (In Japanese)


近年、アナログ信号処理回路の分野においてスイッチトカレント回路が注目されている。例えば、非特許文献1~4が開示されている。

【非特許文献1】C.Toumazou et al:“SWITCHED-CURRENTS an analogue technique for digital technology”, Peter Peregrinus Ltd., 1993

【非特許文献2】Jose M. de la Rosa et al:“Systematic Design of CMOS Bandpass Sigma-Delta Modulators for Digital Communication Chips”, Kluwer Academic Pub., 2002

【非特許文献3】Nianxiong Tan:“SWITCHED-CURRENT DESIGN AND IMPLEMENTATION OVERSAMPRING A/D CONVERTERS”, Kluwer Academic Pub., 1995

【非特許文献4】Bengt E. Jonsson:“SWITCHED-CURRENT SINGAL PROCESSING AND A/D CONVERSION CIRCUITS”, Kluwer Academic Pub., 1997 スイッチトカレント回路は線形容量、演算増幅器のいずれも必要としない。そのため、演算増幅器のゲイン帯域幅の影響による速度制限はない。また、線形容量を必要としないことは、ディジタルプロセス技術に最適である。したがって、SI技術は標準ディジタルCMOS技術に基づくアナログ・ディジタル混在集積回路の設計に理想的に適応するため、安価な回路設計の実現可能性も高い。また、信号を電流で表すため、信号振幅が電源電圧により直接制限されることがないため低電源電圧化も容易である。



スイッチトカレント回路の基本構成要素であるメモリセルは入力電流をサンプルホールドする回路であり、基本回路構成を図5に示す。また、図5の回路に用いたスイッチの制御クロックを図6に示す.
図5のメモリセルの動作原理を図6に示す期間A、B、C、D、E、F毎での回路状態を基に説明する。なお、入力電流をIin、定電流源I0により供給されるバイアス電流をIbiasとする。まず、期間Aになると、スイッチS2が閉じる。このとき、nMOSトランジスタM0はダイオード接続されるため、常に飽和領域で動作し、入力電流が流れ込むことが可能となる。次にA-B間でスイッチS1が閉じ、入力電流Iinはバイアス電流Ibiasに加わりnMOSトランジスタM0に流れる。このとき入力電流Iinに対応する電荷がゲート・ソース間寄生容量に蓄積される。そして、期間Cまでがサンプリング期間にあたり、期間Cから期間Dに切り替わるときの入力電流がホールド、つまり保持される。



期間D、E、Fはホールド期間にあたる。期間Dでは、スイッチS2が開いているため、この期間からnMOSトランジスタM0のゲート・ソース間寄生容量に保持されたゲート・ソース間電圧は変化せず、つまりこのゲート・ソース間電圧に対応する電流Ibias+Iinの“記憶”を実現する。そしてD-E間にてスイッチS3が閉じ、出力端OUTp1には、期間Fの間、キルヒホッフの電流則によりIinと等しい振幅の電流が出力される。このようにして、メモリセルは入力電流のサンプルホールドを実現する。



図5のメモリセルでサンプルホールド動作を実現するためには、nMOSトランジスタM0に流れるドレイン電流が常に正となる必要がある。そのため、最大入力電流振幅と同じ大きさ以上のバイアス電流Ibiasを必要とし、消費電力を増加させる一因となっている。しかし、常に大きなバイアス電流Ibiasが必要なわけではない。Iin < 0では、nMOSトランジスタM0に流れるドレイン電流は正でなければならないため、この回路はIbias+Iin >0となる範囲でのみ正常に動作する。つまり、入力電流に応じた適切なバイアス電流が必要となる。これに対し、Iin >0の場合、入力電流によりドレイン電流は常に正となるため、バイアス電流は不要である。



上述のバイアス電流が不要となる入力電流振幅範囲に注目することによりメモリセルの低消費電力化を実現している事例がある。例えば、(5)山田暁他:“低消費電力スイッチトカレントサンプルホールド回路”電気学会論文誌 T.IEE Japan, Vol.120-C, No.10, pp.1352-1356, 2000、(6)佐々木慎也 他:“AB級動作スイッチトカレント回路の低消費電力化の提案”電気学会電子回路研究会資料, ECT-02-80, pp.61-66, 2002に開示されている。文献(6)は文献(5)を基に回路構成を見直したものである。



上記の文献(5)及び文献(6)では、入力電流の振幅に応じてバイアス電流の値を制御することによりメモリセルの低消費電力化を達成している。文献(6)に開示されているメモリセルを図7に示す。



図7のメモリセルは、カレントミラー構造を成すMOSトランジスタ対 M2-M3、M4-M5、M6-M7、スイッチS4、S5、S6、定電流源の役割を成すpMOSトランジスタM1で構成されている。ここでnMOSトランジスタM4は図5のnMOSトランジスタM0と同様の役割を担っている。また、カレントミラーを構成するMOSトランジスタ対 M2-M3、M4-M5、M6-M7のトランスコンダクタンスパラメータはそれぞれ1:a、1:c1、1:1の比を有する。



図7のメモリセルの動作は、入力電流Iinの変化によりカレントミラーを成すnMOSトランジスタM4、M5を経て、ドレイン電流I4bが一定の電流値であるドレイン電流I3bよりも小さくなった場合、すなわちIin<I3b/c1であるときと、ドレイン電流I4bがドレイン電流I3bと等しくなる場合、すなわちIin≧I3b/c1であるときの二領域に分けられる。



入力電流IinがIin<I3b/c1の関係を満たす場合、ドレイン電流I2bは減少し、カレントミラーを成すnMOSトランジスタM4、M5によりドレイン電流I4bも減少する。ここでnMOSトランジスタM5、M6のドレイン端は定電流源を成しているpMOSトランジスタM1につなげられているため、nMOSトランジスタM6のドレイン電流I5bが増加する。したがって、カレントミラーによりドレイン電流I6bは増加し、ドレイン電流I1bも増加する。これにより、nMOSトランジスタM4のドレイン電流I2bは入力電流が減少しても常に正となるように保たれ、図5のメモリセルと同様にスイッチS4、S5、S6が切り替わることで入力電流のサンプルホールドが実現される。



入力電流IinがIin≧I3b/c1の関係を満たす場合、ドレイン電流I2bは増加し、カレントミラーによりnMOSトランジスタM5のドレイン電流I4bも増加する。しかしながら、nMOSトランジスタM5のドレイン電流とnMOSトランジスタM6のドレイン電流の和は、一定の電流値であるドレイン電流I3bに制限されている。そのため、ドレイン電流I4bが増加するとドレイン電流I5bが減少し、最終的には0となる。したがって、カレントミラーによりドレイン電流I6b、I1bも0となる。このとき、この回路はnMOSトランジスタM4に対するバイアス電流が0となるが入力電流IinによりnMOSトランジスタM4のドレイン電流が常に正となるため、Iin<I3b/c1の場合と同様にスイッチS4、S5、S6が切り替わることで入力電流のサンプルホールドが実現される。

Field of industrial application (In Japanese)


本発明は、サンプルホールド回路の低消費電力化に関する。

Scope of claims (In Japanese)
【請求項1】
 
n M O Sトランジスタとスイッチを持つn型メモリセルとp M O Sトランジスタとスイッチを持つp型メモリセルの2つの相補的なメモリセルと、入力電流の極性を判別する極性判別器とを備え、前記極性判別器によって判別された入力電流の極性に応じ、極性が正の場合は前記n型メモリセルと前記p型メモリセルのうち前記n型メモリセルのみを使用してサンプルホールドを行い、極性が負の場合は前記n型メモリセルと前記p型メモリセルのうち前記p型メモリセルのみを使用しサンプルホールドを行うことを特徴とするサンプルホールド回路。
Industrial division
  • Storage device
IPC(International Patent Classification)
Drawing

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JP2005032503thum.jpg
State of application right Right is in force
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