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SILICON NANO CRYSTAL, MANUFACTURING METHOD THEREOF FLOATING-GATE MEMORY CAPACITOR STRUCTURE AND MANUFACTURING METHOD THEREOF commons foreign

Patent code P08A013295
File No. K11610000
Posted date Apr 4, 2008
Application number P2003-363411
Publication number P2005-129708A
Patent number P4072621
Date of filing Oct 23, 2003
Date of publication of application May 19, 2005
Date of registration Feb 1, 2008
Inventor
  • (In Japanese)近藤 博基
  • (In Japanese)安田 幸夫
  • (In Japanese)財満 鎭明
  • (In Japanese)酒井 朗
  • (In Japanese)坂下 満男
  • (In Japanese)内藤 慎哉
  • (In Japanese)佐竹 正城
Applicant
  • (In Japanese)国立大学法人名古屋大学
Title SILICON NANO CRYSTAL, MANUFACTURING METHOD THEREOF FLOATING-GATE MEMORY CAPACITOR STRUCTURE AND MANUFACTURING METHOD THEREOF commons foreign
Abstract PROBLEM TO BE SOLVED: To establish a technique for manufacturing a highly dense and fine nano crystal, and to provide a practical semiconductor dot memory utilizing the technique.
SOLUTION: An oxide silicon layer 12 is formed on the surface of a silicon substrate 11. Subsequently, an amorphous silicon layer 13 is formed on the silicon substrate 11 through the oxide silicon layer 12 so as to have a thickness of not more than 1nm preferably. Subsequently, the amorphous silicon layer 13 is exposed to silane gas under a condition that the silicon substrate 11 is heated to 400-800°C preferably to form the highly dense and fine silicon nano crystal 14.
Outline of related art and contending technology (In Japanese)


半導体ドットメモリでは、数密度1×1012/cm2以上、結晶粒径10nm以下の高密度ナノ結晶が必要とされる。従来においては、上述したナノ結晶を作製するに当り、CVD法などの従来の成膜技術を用いた膜形成に、表面化学処理(薬液処理)を適用する方法などが検討されていた。しかしながら、上述したような高密度のナノ結晶を作製するには至っていない。



かかる問題を解消すべく、上述したプロセスを複数回繰り返してナノ結晶を多段階で形成し、結果として高密度のナノ結晶を得る試みがなされている。しかしながら、このような方法では、隣接するナノ結晶同士が重なりあい、ナノ結晶の配置密度が均一とならなくなるため、結果としてメモリとしての特性に大きなばらつきを生じさせてしまう原因となっていた。

Field of industrial application (In Japanese)


本発明は、シリコンナノ結晶の作製方法及びフローティングゲート型メモリキャパシタ構造の作製方法関する。

Scope of claims (In Japanese)
【請求項1】
 
シリコン基板の表面部分に酸化シリコン層を形成する工程と、
該酸化シリコン層上に層厚1nm以下のアモルファスシリコン層を形成する工程と、
前記シリコン基板を200~1000℃に加熱した状態で、前記アモルファスシリコン層をシランガスに暴露して、シランガスが前記アモルファスシリコン層上で熱分解して生成されたシリコン元素がアモルファスシリコンを核として結晶成長し、前記酸化シリコン層上に直にシリコンナノ結晶を形成する工程と、
を具えることを特徴とする、シリコンナノ結晶の作製方法。

【請求項2】
 
前記シリコンナノ結晶の数密度が1×1012/cm2以上であることを特徴とする、請求項1に記載のシリコンナノ結晶の作製方法。

【請求項3】
 
前記シリコンナノ結晶の大きさが10nm以下であることを特徴とする、請求項1または2に記載のシリコンナノ結晶の作製方法。

【請求項4】
 
シリコン基板の表面部分に酸化シリコン層を形成する工程と、
該酸化シリコン層上に層厚1nm以下のアモルファスシリコン層を形成する工程と、
前記シリコン基板を200~1000℃に加熱した状態で、前記アモルファスシリコン層をシランガスに暴露して、シランガスが前記アモルファスシリコン層上で熱分解して生成されたシリコン元素がアモルファスシリコンを核として結晶成長し、前記酸化シリコン層上に直にシリコンナノ結晶を形成する工程と、
前記シリコンナノ結晶の表面を酸化する工程と、
前記シリコンナノ結晶を埋設するように追加のアモルファスシリコン層を形成する工程と、
前記追加のアモルファスシリコン層に熱酸化処理を施し、追加の酸化シリコン層を形成する工程と、
前記追加の酸化シリコン層上に電極を形成する工程と、
を具えることを特徴とする、フローティングゲート型メモリキャパシタ構造の作製方法。

【請求項5】
 
前記シリコンナノ結晶の数密度が1×1012/cm2以上であることを特徴とする、請求項4に記載のフローティングゲート型メモリキャパシタ構造の作製方法。

【請求項6】
 
前記シリコンナノ結晶の、前記表面酸化処理以前における大きさが10nm以下であることを特徴とする、請求項4または5に記載のフローティングゲート型メモリキャパシタ構造の作製方法。

【請求項7】
 
前記追加のアモルファスシリコン層の前記熱酸化処理により前記シリコンナノ結晶の大きさを狭小化することを特徴とする、請求項4~6のいずれか一に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2003363411thum.jpg
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