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CYCLIC A/D CONVERTER INCLUDING OFFSET REDUCTION FUNCTION AND DIGITAL OUTPUT IMAGE SENSOR USING THE SAME

Patent code P08A013452
File No. ShIP-4116
Posted date Jun 13, 2008
Application number P2005-294586
Publication number P2007-104531A
Patent number P4478798
Date of filing Oct 7, 2005
Date of publication of application Apr 19, 2007
Date of registration Mar 26, 2010
Inventor
  • (In Japanese)川人祥二
  • (In Japanese)古田雅則
Applicant
  • (In Japanese)国立大学法人静岡大学
Title CYCLIC A/D CONVERTER INCLUDING OFFSET REDUCTION FUNCTION AND DIGITAL OUTPUT IMAGE SENSOR USING THE SAME
Abstract PROBLEM TO BE SOLVED: To provide a cyclic A/D converter in which the offset voltage of an internal amplifier does not affect an A/D conversion result.
SOLUTION: Before entering a cyclic A/D conversion cycle, an offset voltage is stored in a capacitor (C1, C3) sampling the output of an amplifier beforehand, and an offset voltage during the A/D conversion cycle is canceled. Furthermore, when providing a cyclic A/D converter to the column output of an image sensor that alternately outputs a first signal obtained by superimposing a signal voltage to a noise level and a second signal outputting a noise level as a reset level, a difference between these signals can be obtained, thereby also reducing 1/f noise of the image sensor.
Outline of related art and contending technology (In Japanese)


巡回型A/D変換器は、比較的少ない回路規模で、比較的高速動作が得られ、高分解能に適する方式として知られている。従来から知られている構成の例を図1に示す。これは、1段あたりで、2倍の増幅を行い、比較器の結果によって、参照電圧を足すまたは引く動作を行い、これを2段縦続接続をして、その出力を入力に戻すことで、1クロックあたり2ビットのA/D変換を行うことができるものである。これを5回繰り返せば、10ビットのA/D変換を行うことができる。
このような巡回型A/D変換器は、比較的回路が簡単であるため、これをイメージセンサのカラムに集積化する方法も報告されている(非特許文献1参照)。
しかし、上記の方法では、イメージセンサの画素部で発生するノイズキャンセルのためのアンプと合わせて、1チャネルあたり、3つのアンプが必要で、占有面積が大きく、消費電力が大きくなるという問題があった。これに対して、発明者は、以前に、図2に示すような1つのアンプで、ノイズキャンセルと巡回型A/D変換を行うことができる回路を提案している(特許文献1参照)。
しかし、これらの回路をイメージセンサのカラムに集積する場合、アンプの持つオフセット電圧をキャンセルする機能を持っておらず、これらの回路をイメージセンサのカラムに集積する場合、各カラム間で生じるばらつきの影響を受けにくい回路とする必要があった。
【特許文献1】
特開2005-136540号公報
【非特許文献1】
S. Decker, R. D. Mcgrath, K. Brehmer, C. G. Sodini, "A 256 x 256 CMOS imaging array with wide dynamic range pixels and column parallel digital output," IEEE J. Solid-State Circuits, vol. 33, no. 12, pp. 2081-2091, Dec. 1998.

Field of industrial application (In Japanese)


この発明は、CMOSイメージセンサ出力のような、ノイズ成分からなるリセットレベルとノイズ成分に有意な信号成分が重畳した信号レベルが交互に出力される信号形態において、信号処理に適するオフセット電圧低減機能をもつ巡回型A/D変換器に関する。

Scope of claims (In Japanese)
【請求項1】
 
差動入力-差動出力型の増幅器(1)と、前記増幅器の負帰還経路に挿入される第2及び第4のキャパシタ(C2,C4)と、ディジタル-アナログ変換器(5)と、前記ディジタル-アナログ変換器の出力と前記増幅器の入力とを接続する第1及び第3のキャパシタ(C1,C3)と、前記増幅器の出力に接続され前記ディジタル-アナログ変換器に対して制御信号を供給する比較器(2,3)を備える巡回型A/D変換器において、前記各キャパシタの接続を切換えるスイッチと、スイッチ切換え制御手段を有することにより前記増幅器のオフセット電圧を低減することを特徴とするオフセット低減機能をもつ巡回型A/D変換回路であって、
前記制御手段は、以下の各ステップ:
1)前記増幅器の各負帰還経路を短絡するとともに、前記第2のキャパシタの一端を前記増幅器の第1の差動入力へ接続し、前記第2のキャパシタの他端を第2の差動入力へ接続し、前記第4のキャパシタの一端を前記増幅器の第2の差動入力へ接続し、前記第4のキャパシタの他端を前記増幅器の第1の差動入力へ接続し、前記第1のキャパシタの一端を信号入力へ接続し、前記第1のキャパシタの他端を前記増幅器の第1の差動入力へ接続し、前記第3のキャパシタの一端を参照電圧入力へ接続し前記第3のキャパシタの他端を前記増幅器の第2の差動入力へ接続する第1のステップ、
2)前記増幅器の各負帰還経路の短絡を中止するとともに、前記第2のキャパシタの他端を第1の差動出力に接続して負帰還路を形成し、前記第4のキャパシタの他端を第2の差動出力に接続して負帰還路を形成する第2のステップ、
3)前記第1のキャパシタの一端を前記増幅器の第1の差動出力に接続し、前記第3のキャパシタの一端を前記増幅器の第2の差動出力に接続し、前記第1のキャパシタの他端と前記第3のキャパシタの他端とを接続する第3のステップ、
4)前記第1のキャパシタの一端を前記ディジタル-アナログ変換器の第1の出力に接続し、前記第1のキャパシタの他端を前記増幅器の第1の差動入力に接続し、前記第3のキャパシタの一端を前記ディジタル-アナログ変換器の第2の出力に接続し、前記第3のキャパシタの他端を前記増幅器の第2の差動入力に接続し、A/D変換出力を前記比較器から得る第4のステップ、
5)前記第3のステップと第4のステップをくり返すことにより巡回型としてのA/D変換出力を得る第5のステップ、
でキャパシタの接続を切換えるものである、オフセット低減機能をもつ巡回型A/D変換回路。

【請求項2】
 
差動入力-差動出力型の増幅器と、前記増幅器の負帰還経路に挿入される第2及び第4のキャパシタと、ディジタル-アナログ変換器と、前記ディジタル-アナログ変換器の出力と前記増幅器の入力とを接続する第1及び第3のキャパシタと、前記増幅器の出力に接続され前記ディジタル-アナログ変換器に対して制御信号を供給する比較器を備える巡回型A/D変換器において、以下のステップからなる増幅器のオフセット電圧を低減する方法であって、
1)前記増幅器の各負帰還経路を短絡するとともに、前記第2のキャパシタの一端を前記増幅器の第1の差動入力へ接続し、前記第2のキャパシタの他端を第2の差動入力へ接続し、前記第4のキャパシタの一端を前記増幅器の第2の差動入力へ接続し、前記第4のキャパシタの他端を前記増幅器の第1の差動入力へ接続し、前記第1のキャパシタの一端を信号入力へ接続し、前記第1のキャパシタの他端を前記増幅器の第1の差動入力へ接続し、前記第3のキャパシタの一端を参照電圧入力へ接続し前記第3のキャパシタの他端を前記増幅器の第2の差動入力へ接続する第1のステップ
2)前記増幅器の各負帰還経路の短絡を中止するとともに、前記第2のキャパシタの他端を第1の差動出力に接続して負帰還路を形成し、前記第4のキャパシタの他端を第2の差動出力に接続して負帰還路を形成する第2のステップ
3)前記第1のキャパシタの一端を前記増幅器の第1の差動出力に接続し、前記第3のキャパシタの一端を前記増幅器の第2の差動出力に接続し、前記第1のキャパシタの他端と前記第3のキャパシタの他端とを接続する第3のステップ
4)前記第1のキャパシタの一端を前記ディジタル-アナログ変換器の第1の出力に接続し、前記第1のキャパシタの他端を前記増幅器の第1の差動入力に接続し、前記第3のキャパシタの一端を前記ディジタル-アナログ変換器の第2の出力に接続し、前記第3のキャパシタの他端を前記増幅器の第2の差動入力に接続し、A/D変換出力を前記比較器から得る第4のステップ
5)前記第3のステップと第4のステップをくり返すことにより巡回型としてのA/D変換出力を得る第5のステップ
を含むオフセット電圧を低減する方法。

【請求項3】
 
前記増幅器の出力を記憶するための前記第1及び第3のキャパシタに加えて、第5及び第6のキャパシタを設けることにより、2系列の信号をほぼ平行して処理することを特徴とする請求項2記載の巡回型A/D変換器におけるオフセット電圧を低減する方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2005294586thum.jpg
State of application right Registered
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