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A/D CONVERTER WITH NOISE CANCELING FUNCTION

Patent code P08A013501
File No. ShIP-6066
Posted date Jun 13, 2008
Application number P2006-243142
Publication number P2007-104655A
Patent number P4469988
Date of filing Sep 7, 2006
Date of publication of application Apr 19, 2007
Date of registration Mar 12, 2010
Priority data
  • P2005-258724 (Sep 7, 2005) JP
Inventor
  • (In Japanese)川人 祥二
Applicant
  • (In Japanese)国立大学法人静岡大学
Title A/D CONVERTER WITH NOISE CANCELING FUNCTION
Abstract PROBLEM TO BE SOLVED: To provide an A/D converter for random noise reduction and A/D conversion without enlargement of circuit scale by introducing the random noise reducing function to the circuit of A/D converter.
SOLUTION: In the A/D converter, a differential input-differential output amplifier 1 is connected to capacitors C1, C2, C3, C4, and C5 via a plurality of switches. The capacitor C5 determines a gain of the amplifier 1. A reset level is stored in the capacitor C1 and a signal level is stored to the capacitor C2. The amplifier 1 generates a differential signal between the reset level and signal level by connecting one terminal of the capacitor C1 and one terminal of the capacitor C2 to each differential input while connecting the other terminals of the capacitors C1 and C2 with each other. The A/D converting value with reduced random noise can be obtained by switching the capacitors C1 to C4 connected to the amplifier 1 via a plurality of switches and then conducting cyclic A/D conversion of such differential signal.
Outline of related art and contending technology (In Japanese)


巡回型A/D変換器は、比較的少ない回路規模で比較的高速に動作し、高分解能に適する方式として知られている。従来から知られている回路の例を図1に示す。この回路は、単位回路の1段あたり2倍の増幅を行い、比較器の結果によって、参照電圧を足すまたは引く動作を行う。単位回路を2段縦続に接続して、その出力を入力に戻すことで、1クロックあたり2ビットのA/D変換を行うことができる。A/D変換を5回繰り返せば、10ビットのA/D変換結果が得られる。
このような巡回型A/D変換器は比較的簡単な回路を用いるので、非特許文献1に示されるように、巡回型A/D変換器の配列をイメージセンサアレイのカラムに集積化できる。
特許文献1には、図2に示すような1つのアンプを用いて、ノイズキャンセルと巡回型A/D変換を行うことができる回路が開示されている。



非特許文献2には、利得の大きなアンプを用いて、ランダムノイズの主要な成分をキャンセルすることで、ランダムノイズを低減する共に、画素部のノイズキャンセルを行う方法が記載されている。
特許文献2に記載された回路では、2段構成のノイズキャンセル回路を用いて固定パターンノイズを低減している。また、この回路では第1段目のアンプの入出力間に接続された容量には、スイッチのようなアクティブデバイスは一切用いないことを特徴としている。
特許文献3では、ノイズを含む電圧信号の巡回型A/D変換のディジタル値を第1のレジスタに記憶すると共に、信号光に応じた電圧信号およびノイズを含む電圧信号の巡回型A/D変換のディジタル値を第2のレジスタに記憶して、これらの演算によりノイズをキャンセルしている。



特許文献4の巡回型A/D変換器では、並列型A/D変換回路の入力端子は、スイッチにより選択的に信号入力端子またはオペアンプの出力端子のいずれかに接続される。コンデンサアレイのコンデンサの一端は共にコモンラインに接続されると共に、これらのコンデンサの他端は、それぞれのスイッチを介して、A/D変換回路の入力端子、基準電圧端子、またはグランド端子のいずれかに選択的に接続される。特許文献5には、差動増幅回路を用いるサンプル/ホールド回路が記載されている。



【特許文献1】
特開2005-136540号公報
【特許文献2】
米国特許第6,128,039号明細書
【特許文献3】
特開2006-25189号公報
【特許文献4】
特開2001-53610号公報
【特許文献5】
特開2003-158432号公報
【非特許文献1】
S. Decker, R. D. Mcgrath, K. Brehmer, C. G. Sodini, "A 256 x 256 CMOS imaging array with wide dynamic range pixels and column parallel digital output", IEEE J. Solid State Circuits, vol. 33, no. 12, pp. 2081-2091, Dec. 1998.
【非特許文献2】
N. Kawai, S. Kawahito, "Noise analysis of high gain low noise column readout circuits for CMOS image sensors", IEEE Trans. Electron Devices, vol.51, no.2, pp.185-194 (2004).

Field of industrial application (In Japanese)


この発明は、CMOSイメージセンサの出力信号に含まれるランダムノイズ低減機能を有するA/D変換器に関する。

Scope of claims (In Japanese)
【請求項1】
 
ノイズ成分を含む第1の電圧レベルとノイズ成分に有意な信号成分が重畳した第2の電圧レベルとが交互に現れる信号に対して、前記第2の電圧レベルから前記第1の電圧レベルを差し引くノイズキャンセル機能を有するA/D変換器であって、
入力信号を増幅する増幅手段(1)と、
前記第1の電圧レベルによって生じた前記増幅手段の出力の電圧レベルを記憶する第1のキャパシタ(C1)と、
前記第2の電圧レベルによって生じた前記増幅手段の出力の電圧レベルを記憶する第2のキャパシタ(C2)と、
前記増幅手段の出力に接続される比較器(2,3)と、
該比較器の比較結果により制御されるD/A変換器(5)と、
前記第1及び第2のキャパシタを前記増幅手段(1)の入力と前記D/A変換器(5)との間に接続換えするためのスイッチング手段と、
該スイッチング手段の開閉を制御する制御部と
を備え、
前記第1及び第2のキャパシタの接続を前記スイッチング手段を用いて前記増幅手段(1)の入力と前記D/A変換器(5)との間に変更することにより、前記第1のキャパシタの電圧と前記第2のキャパシタの電圧との差を前記増幅手段の出力として得るとともに、前記第1及び第2のキャパシタを巡回型A/D変換のために用いることを特徴とするA/D変換器。

【請求項2】
 
前記A/D変換器の入力端子と前記増幅手段の入力との間に接続される第3のキャパシタ(C3)と、
前記増幅手段(1)の出力と前記入力の間に接続され、前記第3のキャパシタとの容量比により前記増幅手段の利得を決定する第4のキャパシタ(C5)と、
前記第3および第4のキャパシタ(C3、C5)並びに前記増幅手段(1)の接続を制御する別のスイッチング手段と
をさらに備えてなる請求項1に記載のA/D変換器。

【請求項3】
 
前記増幅手段(1)は、入力信号の極性に対して出力信号の極性が反転するMOS増幅回路であり、
該MOS増幅回路を増幅器として用いるときには、前記第3のキャパシタ(C3)が当該A/D変換器の前記入力端子と前記MOS増幅回路の入力端子の間に接続され、前記第4のキャパシタ(C5)が前記MOS増幅回路の前記入力端子と前記MOS増幅回路の出力端子との間に接続され、前記第1のキャパシタ(C1)の一端と前記第2のキャパシタ(C2) の一端は、前記第1の電圧レベルと前記第2の電圧レベルをそれぞれ記憶するように順次前記MOS増幅回路の前記出力端子に接続され、その後前記第1のキャパシタと前記第2のキャパシタの前記一端同士を接続して前記第1および第2のキャパシタの直列回路を形成して、該直列回路の一端を前記MOS増幅回路の前記入力端子に接続すると共に該直列接続の他端を接地電位に接続してノイズキャンセルを行い、
該MOS増幅回路をノイズキャンセルされた信号のための巡回型A/D変換のために用いるときには、前記第3のキャパシタ(C3)を前記MOS増幅回路の前記入力端子と前記出力端子に接続し、
前記巡回型A/D変換は第1および第2のフェースを含み、前記巡回型A/D変換は前記第1のフェースと前記第2のフェースを繰り返すことによって行われ、
前記第1のキャパシタ(C1)の一方の端子を前記第1のフェーズにおいて前記MOS増幅回路の前記出力端子に接続すると共に、前記第2のフェーズにおいてD/A変換の為の参照電圧を提供する前記D/A変換器につなぎ換え、
前記第1のキャパシタ(C1)の他方の端子を前記第1のフェーズにおいて接地電位に接続すると共に、前記第2のフェーズにおいて前記MOS増幅回路の前記入力端子につなぎ換える、ことを特徴とする請求項2に記載のA/D変換器。

【請求項4】
 
前記増幅手段(1)は、差動入力-差動出力のMOS増幅回路であり、
該MOS増幅回路を増幅器として用いるときには、前記第3のキャパシタ(C3)が当該A/D変換器の前記入力端子と前記MOS増幅回路の負入力端子との間に接続され、前記第4のキャパシタ(C5)が前記MOS増幅回路の前記負入力端子と前記MOS増幅回路の正出力端子との間に接続され、さらに前記MOS増幅回路の正入力端子と前記MOS増幅回路の負出力端子は短絡されて、直流電位に接続されるとともに、前記第1のキャパシタ(C1)と前記第2のキャパシタ(C2)は前記MOS増幅回路の前記正出力端子に、第1の電圧レベルと第2の電圧レベルをそれぞれ記憶するように順次接続され、その後、前記第1のキャパシタ(C1)と前記第2のキャパシタ(C2)の一端をそれぞれ前記MOS増幅回路の前記負入力端子及び前記正入力端子に接続し、かつ前記第1のキャパシタ(C1)と前記第2のキャパシタ(C2)の他端同士を接続することによりノイズキャンセルを行い、
ノイズキャンセルされた信号のための巡回型A/D変換のために前記MOS増幅回路を用いるときには、第3のキャパシタ(C3)を前記MOS増幅回路の前記負入力端子と前記正出力端子に接続し、前記第4のキャパシタ(C5)を前記MOS増幅回路の前記負入力端子と前記正出力端子に接続し、
前記巡回型A/D変換は第1のフェースと第2のフェースを含み、前記巡回型A/D変換は前記第1および第2のフェースを繰り返すことによって行われ、
前記第1のキャパシタ(C1)の一方の端子と前記第2のキャパシタ(C2)の一方の端子をそれぞれ前記第1のフェーズにおいて前記MOS増幅回路の前記正出力端子及び前記負出力端子に接続すると共に、前記第2のフェーズにおいてD/A変換の為の参照電圧を提供する前記D/A変換器につなぎ換え、
前記第1のキャパシタ(C1)の他方の端子と前記第2のキャパシタ(C2)の他方の端子を接地電位に前記第1のフェーズにおいて接続すると共に、前記第2のフェーズにおいて前記MOS増幅回路の前記負入力端子及び前記正入力端子にそれぞれつなぎ換える、ことを特徴とする請求項2に記載のA/D変換器。

【請求項5】
 
前記巡回型A/D変換のために前記第4のキャパシタ(C5)が用いられるとき、これにより前記MOS増幅回路の前記負入力端子と前記正出力端子の間に接続されることによりスイッチング素子を減らしてなることを特徴とする請求項4に記載のA/D変換器。

【請求項6】
 
第1および第2の系列の信号のうち一方を受けるための第1の入力端子並びに他方を受けるための第2の入力端子と、
前記第1の入力端子と前記増幅手段(1)の第1の入力との間に接続される第3のキャパシタ(C3)と、
前記増幅手段(1)の前記第1の入力と前記増幅手段(1)の第1の出力の間に接続され、前記第3のキャパシタとの容量比により前記増幅手段の利得を決定する第4のキャパシタ(C5)と、
前記第2の入力端子と前記増幅手段(1)の第2の入力との間に接続される第5のキャパシタ(C4)と、
前記増幅手段(1)の前記第2の入力と前記増幅手段(1)の第2の出力の間に接続され、前記第3のキャパシタとの容量比により前記増幅手段の利得を決定する第6のキャパシタ(C6)と、
前記第1の電圧レベルと前記第2の電圧レベルを記憶するための2つのキャパシタ(C1B,C2B)と、を備え、
前記増幅手段(1)は、2つの入力端子と2つの出力端子を有する差動アンプを含むと共にモード切替可能な第1および第2のモードを有しており、前記第1のモードでは前記差動アンプは巡回型A/D変換のために差動入力-差動出力の増幅回路として動作し、前記第2のモードでは前記差動アンプは該差動アンプの共通ソースを固定電位に接続することによりノイズキャンセル動作のために2つのシングルエンドアンプとして動作する、請求項1に記載のA/D変換器。

【請求項7】
 
前記第1および第2の系列の信号は、行および列に配置された複数の画素を含むイメージセンサ画素アレイの第1および第2の画素列にそれぞれ接続された第1および第2のカラムラインから提供される、請求項6に記載のA/D変換器。
IPC(International Patent Classification)
F-term
Drawing

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JP2006243142thum.jpg
State of application right Registered
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