Top > Search of Japanese Patents > (In Japanese)半導体集積回路

(In Japanese)半導体集積回路 commons meetings foreign

Patent code P08S000116
File No. P05-007PCT-JP
Posted date Oct 31, 2008
Application number P2006-553856
Patent number P4555968
Date of filing Jan 5, 2006
Date of registration Jul 30, 2010
International application number JP2006300022
International publication number WO2006077746
Date of international filing Jan 5, 2006
Date of international publication Jul 27, 2006
Priority data
  • P2005-012119 (Jan 19, 2005) JP
Inventor
  • (In Japanese)難波 一輝
  • (In Japanese)伊藤 秀男
Applicant
  • (In Japanese)国立大学法人 千葉大学
Title (In Japanese)半導体集積回路 commons meetings foreign
Abstract (In Japanese)
【課題】
 
占有面積の増加を大幅にもたらすことなく、いわゆる2パターンテストが可能となる半導体集積回路を提供すること。
【解決手段】
 
複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、フリップフロップは、それぞれマスターラッチ及び該マスターラッチに接続されるスレイブラッチを有し、セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、セレクタが対応するフリップフロップとは別のフリップフロップのマスターラッチとも接続されている半導体集積回路とする。
【選択図】
 図1
Outline of related art and contending technology (In Japanese)


半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスターその他の回路素子を生成させ、電子回路の機能を有するように設計したものであり、パーソナルコンピュータや携帯電話などに用いられ、近年益々その高機能化及び高集積化が求められている。



一方、半導体集積回路は電子回路としての機能を発揮する必要から出荷する際の動作検査を欠かすことはできず、通常の動作のための回路に加え、検査用の回路を設けることが通常行われている。



この動作権検査の従来技術として、図6及び図7に示すものがある。従来技術は、マスターラッチとスレイブラッチからなる複数のフリップフロップと、このフリップフロップに対応して設けられるセレクタと、を有する半導体集積回路であって、スレイブラッチの出力端子を他のフリップフロップに対応して設けられるセレクタの入力端子とが接続されている。



例えば図6に記載の技術(以下単に「第一の従来技術」という。)では、スレイブラッチの出力端子と他のフリップフロップに対応して設けられるセレクタの入力端子と、を電気的に接続させることにより、複数のフリップフロップを直列に接続しスキャンチェーンを構成し、検査を行う。



また図7に記載の技術(以下単に「第二の従来技術」という。)では、更に、各フリップフロップが他のテスト用ラッチを有しており、スキャンチェーンによる検査において2パターン検査を行うことができる。なお上記の第一および第二の従来技術については下記特許文献1に詳しい記載がある。
【非特許文献1】
Bulent I. Dervisougluら、“Desig for testability:using scanpath techniques for path-delay test and measurement”、Proceedings of International of International Test Conference、1991年10月、365頁~374頁

Field of industrial application (In Japanese)


本発明は半導体集積回路に関し、特に、半導体集積回路の検査に好適な技術に関する。

Scope of claims (In Japanese)
【請求項1】
  複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、
前記フリップフロップは、それぞれマスターラッチ及び該マスターラッチに電気的に接続されるスレイブラッチを有し、
前記セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、前記セレクタのうちの少なくとも一つは前記セレクタが対応する前記フリップフロップとは別の前記フリップフロップの前記マスターラッチとも接続されている半導体集積回路。
【請求項2】
  前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフロップにおける前記マスターラッチの出力が入力されるよう接続されていることを特徴とする請求項1記載の半導体集積回路。
【請求項3】
  前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフロップの前記スレイブラッチの出力も入力されるよう接続されていることを特徴とする請求項1記載の半導体集積回路。
【請求項4】
  前記複数のフリップフロップにおけるマスターラッチと、前記セレクタは、スキャンチェーンを構成することを特徴とする請求項1記載の半導体集積回路。
【請求項5】
  第一の論理回路と、
該第一の論理回路からの信号を受け付ける複数のセレクタと、
該複数のセレクタ各々に対応して設けられ、かつ、対応する該セレクタからの信号を受け付けるマスターラッチと、
該マスターラッチ各々に対応して設けられ、かつ、対応する該マスターラッチからの信号を受け付けるスレイブラッチと、
該スレイブラッチからの信号を受け付ける第二の論理回路と、を有する半導体集積回路であって、
前記複数のセレクタのうちの一つは、前記半導体集積回路外部からの信号と前記第一の論理回路からの信号のいずれかを選択して対応する前記マスターラッチへ出力し、
他の前記セレクタは、当該セレクタが対応する前記マスターラッチとは別の前記マスターラッチの信号と前記第一の論理回路からの信号のいずれかを選択し、対応する前記マスターラッチへと出力することを特徴とする半導体集積回路。
【請求項6】
  前記複数のセレクタと該セレクタに対応して設けられるマスターラッチは、スキャンチェーンを構成することを特徴とする請求項5記載の半導体集積回路。
IPC(International Patent Classification)
F-term
Drawing

※Click image to enlarge.

22035_01SUM.gif
State of application right Registered
(In Japanese)上記の特許・技術に関心のある方は、下記問い合わせ先にご相談下さい。


PAGE TOP

close
close
close
close
close
close
close