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SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF meetings

Patent code P08P006699
Posted date Nov 7, 2008
Application number P2007-106945
Publication number P2008-270250A
Patent number P5370979
Date of filing Apr 16, 2007
Date of publication of application Nov 6, 2008
Date of registration Sep 27, 2013
Inventor
  • (In Japanese)大貫 仁
  • (In Japanese)田代 優
  • (In Japanese)クウ キュウ ピン
  • (In Japanese)石川 信博
  • (In Japanese)古屋 一夫
  • (In Japanese)長野 隆洋
Applicant
  • (In Japanese)国立大学法人茨城大学
  • (In Japanese)国立研究開発法人物質・材料研究機構
Title SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF meetings
Abstract PROBLEM TO BE SOLVED: To realize a copper wiring in which the resistance rate of a wiring does not remarkably increases even if a trench forming the wiring has a width of not more than 70 nm and a value disclosed in the international semiconductor road map is met.
SOLUTION: The copper wiring has a width of not more than 70 nm and a ratio D/W of an average crystal particle diameter D to a wiring width W is ≥1.3 in a surface parallel to the side surface of a trench.
Outline of related art and contending technology (In Japanese)


半導体集積回路装置はムーアの法則で言われている3年で集積度が4倍になるというハイスピードで高集積度化が進められている。この集積度向上のための目安になっているのが国際半導体技術ロードマップ(International Technology Roadmap for Semiconductor)で、2005年版(ITRS 2005 Edition)のMPU(Micro Processing Unit)の配線を例に挙げると、集積度を向上するために配線幅の目標値が2005年は90nm、2007年は68nm、2010年は45nm、2013年は32nmとなっており、高速動作を確保するために抵抗率の目標値は夫々3.07μΩ・cm、3.43μΩ・cm、4.08μΩ・cm、4.83μΩ・cmとなっている。



半導体集積回路装置の配線材料としては、これまで安価で比較的抵抗率の低いアルミニウムまたはアルミニウム合金が広く使用されてきたが、集積度が向上する(配線幅が狭くなる)に従って抵抗率がアルミニウムの半分程度で許容電流がアルミニウムより2桁以上大きい銅または銅合金がアルミニウムに代わって使用される傾向にある。しかしながら、配線幅が縮小され、ある値以下になると銅とアルミニウムの平均自由行程の違いに基づいて銅配線の抵抗率がアルミニウムのそれより大きくなることが知られている(特許文献1)。特許文献1では、アルミニウム配線と銅配線の両方を備え、配線の形状に応じてアルミニウム配線と銅配線のうち抵抗率が小さくなる方を選択的に使用することで、平均自由行程の違いに基づく問題を解決している。
【特許文献1】
特開2003-133312号

Field of industrial application (In Japanese)


本発明は半導体集積回路装置、特に配線ロードマップに示された配線幅70nm及びそれ以下の配線幅を備える半導体集積回路の製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内にめっき法によって形成された銅配線を備え、前記銅配線の線幅が70nm以下で、該銅配線の酸素濃度が3wt%以下であり、前記銅配線の前記トレンチの側面と平行な面における平均結晶粒径が配線幅の1.3倍以上であり、該平均結晶粒径の標準偏差が40nm以下である半導体集積回路の製造方法において、
純度が99.9999~99.999999wt%の硫酸銅めっき浴、アノードに純度が99.9999999wt%の銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成する第1工程、電解めっき後に銅めっき層を水素雰囲気で熱処理をする第2工程を有することを特徴とする半導体集積回路の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2007106945thum.jpg
State of application right Registered
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