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FUNCTION COMPUTING UNIT

Patent code P09A014763
Posted date Oct 30, 2009
Application number P2006-063529
Publication number P2007-241684A
Patent number P4625961
Date of filing Mar 9, 2006
Date of publication of application Sep 20, 2007
Date of registration Nov 19, 2010
Inventor
  • (In Japanese)森江 隆
  • (In Japanese)是角 圭祐
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title FUNCTION COMPUTING UNIT
Abstract

PROBLEM TO BE SOLVED: To provide a function computing unit capable of computing the function F(|x1-x2|) of an input value difference in a PWM/PPM system.

SOLUTION: The function computing unit comprises: function generators 2a and 2b for generating function signals spk1 and spk2 proportional to a function f(t) (f(t) is a function for which the variable x of F(x) is replaced with the time t) in synchronism with respective signals when input signals PPW1 and PPW2 pulse phase modulated by input values x1 and x2 are input; a minimum value detector 3 for generating a minimum value signal n1 to be changed proportionally to the lower one of the function signals spk1 and spk2; and a peak holding circuit 4 for holding the peak of the output of the minimum value signal n1 and outputting it as a result signal Vspk.

Outline of related art and contending technology (In Japanese)


ノイマン型アーキテクチャと異なる別種の情報処理アーキテクチャとして、ニューラルネットワークの研究開発が進められている。ニューラルネットワークは、生体で行われている情報処理をモデル化したものであり、神経細胞を模したニューロンを基本単位とし、複数のニューロンをネットワーク状に配置して情報処理を行うものである。ニューラルネットワークは、パターン・マッチングなどに応用される。このニューラルネットワークの高速化・高集積化を図るための実現手段として、アナログ方式のニューロLSIが着目されている。



アナログ・ニューロLSIの回路方式としては、従来は、純アナログ方式、純デジタル方式、及びパルス密度変調方式が多かったが、近年では、アナログとデジタルの両方の利点を共有しようとするパルス幅変調方式やパルス位相変調方式が提案されている。パルス幅変調(PWM)方式又はパルス位相変調(PPM)方式は、電圧又は電流に0/1の2値を持たせ、時間軸方向においてパルス幅又はパルス位相(タイミング)によりアナログ量を表現する情報を持たせたパルス信号を用いる回路技術である。この方式では、デジタル回路(インバータ,ゲート回路等)とアナログ回路(キャパシタ,ソースフォロワ回路等)とを組み合わせて回路が構成される。従って、デジタル回路についてはSiCMOS技術の微細化に沿ってスケーリングできるため、純アナログ方式に比べるとチップ上の占有面積を小さくできる。また、低電圧動作も可能で、高い制御性を有し、既存のデジタルシステムとのマッチングもよく、ノイズやクロストークなどにも強いといった利点がある。さらに、PWM/PPM信号とアナログ電圧との変換過程で任意の非線形変換を実現することが可能である。



PWM/PPM方式の回路技術としては、例えば、特許文献1,非特許文献1,2に記載の演算器が開発されている。



図11は、特許文献1,非特許文献1,2に記載の非線形演算器の基本構成を示す図である。図11(a)の非線形演算回路は、非線形電圧源101,スイッチ102、及びキャパシタ103を備えた構成からなる。入力信号として、入力端子104にPPM信号が入力される。PPM信号は、パルスの終端エッジ位置(T)に情報を持つパルス位相変調信号である。時刻0において非線形電圧源101の電圧値は立ち上がり、時刻t>0で非線形電圧源101の電圧値は図11(d)に示すように任意の時間関数で変化する。PPMパルスの終端エッジの時刻をTとする。非線形電圧源101の出力電圧V3の時間変化を図11(d)のf(t)で表す。



PPMパルスが立ち上がる前は、スイッチ103は非導通状態にある。このとき、キャパシタ103には電荷が保持されておらず、キャパシタ103の端子間電圧V2は0である。t=T-Δt~TにおいてPPMパルスが立ち上がると、スイッチ104は時間Δtだけ導通状態となる。この時点で、キャパシタ103は充電され、パルスの終端エッジt=Tにおいて電圧値V2=f(T)が保持される。これにより、非線形演算が行われたことになる。



また、非特許文献3,4には、PWM方式の積和演算回路が提案されている。図12は、非特許文献3に記載の非線形演算器を表す図である。図12において、非線形演算器は、MOSトランジスタM1,M2,M3、キャパシタCN、入力回路110、出力バッファ回路111,及びコンパレータ112を備えている。



非線形関数の任意波形は、電圧VFとして、MOSトランジスタM1のゲートに入力される。前段ニューロンの状態値を表す入力信号は、PWMパルスとして入力回路110に入力される。入力回路110は、結合荷重を表す電圧VWに従って、PWMパルスのパルス電圧を調整し、MOSトランジスタM2のゲートに出力する。



2つのMOSトランジスタM1,M2により、前段ニューロンの状態値の非線形変換及び結合荷重の重み付けの2つの機能が同時に実現される。MOSトランジスタM1,M2を流れる電流は、キャパシタCNに電荷として蓄えられ、これが後段ニューロンの内部状態を表す。この後段ニューロンの内部状態は、出力バッファ111及びコンパレータ112によって、PWMパルスとして取り出すことができる。

【特許文献1】特開2000-57241号公報

【非特許文献1】T. Morie, K Murakoshi, M Nagata, and A. Iwata, "Pulse Modulation Techniques for Nonlinear Dynamical Systems and a CMOS Chaos Circuit with Arbitrary 1-D Maps", IEICE Trans. Electron., Vol. E87-C, No. 11, pp. 1856-1862, 2004.

【非特許文献2】T. Morie, S. Sakabayashi, H. Ando, M. Nagata and A. Iwata, "Pulse Modulation Circuit Techniques for Nonlinear Dynamical Systems", Proc. International Symposium on Nonlinear Theory and its Application (NOLTA'98), pp. 447-450, Crans-Montana, Sept. 16, 1998.

【非特許文献3】是角圭祐,森江隆,野村修,真継優和,岩田穆,「アナログ・デジタル融合アーキテクチャによるConvolutional Network LSIの設計」,日本神経回路学会 第12回全国大会(JNNS2002), pp. 17-20, 2002年9月, 鳥取大学(鳥取)

【非特許文献4】K. Korekado, T. Morie, O. Nomura, H. Ando, T. Nakano, M. Matsugu, and A. Iwata, "A VLSI Convolutional Neural Network for Image Recognition Using Merged/Mixed Analog-Digital Architecture", Int. J. Fuzzy and Intelligent Systems, Vol.15, No.314, No. 3/4, pp.173-179, 2004.

Field of industrial application (In Japanese)


本発明は、2つの入力値x1,x2を表すアナログ信号に対して、その絶対値|x1-x2|に対し単調減少する関数F(|x1-x2|)の演算を行うアナログ関数演算器に関する。

Scope of claims (In Japanese)
【請求項1】
 
2つの入力値x1,x2の差の絶対値|x1-x2|に対して単調減少(又は単調増加)する関数F(|x1-x2|)の演算を行う関数演算器であって、
入力値x1,x2に比例してパルスの時間位置が変調された2つのパルス位相変調信号PPW1, PPW2が入力されると、各信号に同期して、時間t(t>0)の関数f(t)(但し、f(t)はF(x)の変数xを時間tに変数置換した関数)に比例して強度が時間変化する関数信号spk1,spk2を生成する関数発生器と、
前記関数信号spk1,spk2の強度の最小値(又は最大値)に比例して強度が時間変化する最値信号n1を生成する最値検出回路と、
前記最値信号n1の強度のピークを保持し、結果信号Vspkとして出力するピークホールド回路と、
を備えたことを特徴とする関数演算器。

【請求項2】
 
入力値x1,x2に応じてパルス幅変調された2つのパルス幅変調信号PWM1, PWM2が入力されると、各信号PWM1, PWM2に応じてパルスの時間位置が変調された2つのパルス位相変調信号PPW1, PPW2を生成するパルス生成器を備え、
前記関数発生器は、前記パルス生成器が生成する前記パルス位相変調信号PPW1, PPW2に同期させて前記関数信号spk1,spk2を発生させること
を特徴とする請求項1記載の関数演算器。

【請求項3】
 
前記ピークホールド回路の生成する結果信号Vspkの振幅値に比例するパルス幅信号PWMspkを生成するパルス幅変調器を備えたことを特徴とする請求項1又は2に記載の関数演算器。



Industrial division
  • Computation controlling device
IPC(International Patent Classification)
Drawing

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JP2006063529thum.jpg
State of application right Right is in force
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