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RECONFIGURATION CONTROLLER FOR OPTICAL RECONFIGURATION TYPE GATE ARRAY AND METHOD THEREOF achieved foreign

Patent code P09A014769
Posted date Oct 30, 2009
Application number P2006-230472
Publication number P2008-054187A
Patent number P4923251
Date of filing Aug 28, 2006
Date of publication of application Mar 6, 2008
Date of registration Feb 17, 2012
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立大学法人九州工業大学
  • (In Japanese)国立研究開発法人科学技術振興機構
Title RECONFIGURATION CONTROLLER FOR OPTICAL RECONFIGURATION TYPE GATE ARRAY AND METHOD THEREOF achieved foreign
Abstract PROBLEM TO BE SOLVED: To provide a reconfiguration controller for an optical reconfiguration type gate array in which various logic operation circuits of the optical reconfiguration gate array can be accurately and surely written and speedily initiated to accelerate logic operation.
SOLUTION: The reconfiguration controller for an optical reconfiguration type gate array is provided with: a laser array 1 which emits laser light 1a of reproduced light for irradiation; a hologram memory 2 which emits an optical pattern 2a by irradiation of the laser light 1a on the basis of recording information stored beforehand and emits control signal light 2b regarding optical reconfiguration; an optical reconfiguration gate array 3 which reconfigures a plurality of logic operation cells disposed in an array shape into various logic operation circuits on the basis of the optical pattern 2a and outputs an optical control signal S4 on the basis of the control signal light 2b; and reproduced light irradiation control means 4 which controls radiation of the laser light 1a emitted by the laser array 1. In such a configuration, write can be accurately and surely executed without causing write errors in the various logic operation circuits, and logic operation can be executed continuously and sequentially by the various logic operation circuits at high speed.
Outline of related art and contending technology (In Japanese)


従来、この種の光再構成ゲートアレイの再構成制御装置として特開2002-353317号公報(以下、特許文献1)及び特開2005-51059号公報(以下、特許文献2)に各々の開示されるものがあった。前記特許文献1及び2の光再構成ゲートアレイの再構成制御装置における概略構成図を図7に示す。



前記特許文献1に記載の発明に係る光再構成ゲートアレイの再構成制御装置は、論理演算セル及びこの論理演算セルの演算プログラムを設定するプログラム設定用の受光素子を平面状のチップ上に搭載した光再構成型ゲートアレイ3を再構成するに際し、前記光再構成型ゲートアレイ3に対向配設された光学的メモリ手段であるホログラムメモリ2にレーザアレイ1から光を照射して再生光を射出し、この再生光を前記プログラムに応じた光信号として光再構成型ゲートアレイ3の受光素子の各々に同時に照射する構成である。



このように光再構成型ゲートアレイ3の平面状のチップ上に搭載された多数の受光素子に光信号の再生光を同時に照射することにより、光再構成型ゲートアレイ3の論理演算セルを論理演算回路として再構成できることとなる。



また、特許文献2に記載の発明に係る光再構成ゲートアレイの再構成制御装置は、光再構成型ゲートアレイ3の上面に配設された光学的メモリ手段であるホログラムメモリ2、このホログラムメモリ2に再生照明光のレーザ光1aを照射する再生光照射手段である面発光レーザからなるレーザアレイ1、及びこのレーザアレイ1の再生照射光の制御を行う再生光照射制御手段4を備えている。



レーザアレイ1によりホログラムメモリ2に照射された再生照明光のレーザ光1aは、ホログラムメモリ2を通過して再生光5となる。この際、ホログラムメモリ2にホログラムとして記録されたマスクパターンを再生し、再生光は光パターン2aを形成する。この光パターン2aが光再構成型ゲートアレイ3に照射される。光再構成型ゲートアレイ3は再生光に対して光電変換を行い、光パターン2aに対応した論理演算回路の再構成を行う。



次に、前記特許文献1及び2に記載される光再構成ゲートアレイの再構成制御装置の動作を図8に基づいて説明する。同図において再生光照射制御手段4に対して光再構成ゲートアレイ3の再構成制御装置の起動信号が入力されたと判断された場合には(ステップ11)、この再生光照射制御手段4が発光制御信号S41をレーザアレイ1へ出力する(ステップ12)。この発光制御信号S41は、前記ホログラムメモリ2が再構成する各種の論理演算回路のうちで最大の再構成時間を見込んで設定された再構成時間をデータ内容とする構成である。



前記発光制御信号S41が入力されたレーザアレイ1は、発光制御信号S41で特定される再構成時間に基づいてレーザ光1aを発光し、このレーザ光1aをホログラムメモリ2に照射する(ステップ13)。このホログラムメモリ2は、照射されたレーザ光1aにより予め格納された記録情報に基づいて光パターン2aを光再構成型ゲートアレイ3へ照射する(ステップ14)。



この光パターン2aの照射開始時から再生光照射制御手段4が照射開始時間を積算し(ステップ15)、この積算値が発光制御信号S41で設定される光再構成時間の最大値を経過したか否かが判断される(ステップ16)。この最大値を積算値が経過していないと判断された場合には、前記ステップ13に戻り前記各動作を繰り返すこととなる。



前記ステップ16において積算値が最大値を経過したと判断された場合には、この再構成回路パターンに対応する光再構成型ゲートアレイ3の論理演算回路を起動させ、この起動した論理演算回路に入力データS1が入力されると論理演算を実行して光再構成型ゲートアレイ3から演算結果の出力データS2を出力する(ステップ17)。この起動した論理演算回路の論理演算動作が完了したか否かを判断し(ステップ18)、この論理演算回路の動作が完了したと判断された場合にはさらに再生光照射制御手段4で光再構成される総ての論理演算回路の論理演算動作が終了したか否かが判断される(ステップ19)。このステップ19で論理演算動作が終了していないと判断された場合には、前記ステップ12に戻って新たな次に演算する論理演算回路を光再構成するために前記動作を繰り返すこととなる。



この光パターン2aの照射は、前記光再構成型ゲートアレイ3における各種の論理演算回路の総てが各々再構成されるのに十分な期間、即ち、発光制御信号S41で設定される再構成時間だけ照射されることとなる。
【特許文献1】
特開2002-353317号公報
【特許文献2】
特開2005-51059号公報

Field of industrial application (In Japanese)


本発明は、光再構成型ゲートアレイに対して論理演算回路を再構成する光パターンの照射制御を行う光再構成ゲートアレイの再構成制御装置に関し、特に論理演算回路の再構成に最適な光パターンの照射を制御できる光再構成ゲートアレイの再構成制御装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
再生光を発光して照射する再生光照射手段と、
予め格納された記録情報に基づいて前記再生光の照射により光パターンを射出すると共に、当該光パターンによる光再構成に関する制御信号光を射出する光学的メモリ手段と、
前記射出される光パターンに基づいてアレイ状に配列された複数の論理演算セルを各種の論理演算回路に再構成し、制御信号光に基づいて光制御信号を出力する光再構成型ゲートアレイと、
前記光制御信号に基づいて前記再生光照射手段で発光される再生光の照射を制御する再生光照射制御手段とを備えることを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項2】
 
前記請求項1に記載の光再構成ゲートアレイの再構成制御装置において、
前記光学的メモリ手段が、制御信号光を再構成速度の二値化データとして射出することを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項3】
 
前記請求項1に記載の光再構成ゲートアレイの再構成制御装置において、
前記光学的メモリ手段が、制御信号光を再構成速度に対応した光強度として射出することを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項4】
 
前記請求項1ないし3のいずれかに記載の光再構成ゲートアレイの再構成制御装置において、
前記光再構成型ゲートアレイが、光制御信号により前記射出された光パターンの光強度又は照射時間が制御され、当該光パターンの光強度又は照射時間により光再構成が完了した後に、各種の論理演算回路による演算動作を実行することを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項5】
 
前記請求項1ないし4のいずれかに記載の光再構成ゲートアレイの再構成制御装置において、
前記光再構成型ゲートアレイを複数の再構成回路パターンで順次書替えて光再構成を実行する際に、
前記光再構成された論理演算回路が演算動作を実行中に、次に光再構成する再構成回路パターンの光パターンの光制御信号を保持し、当該保持された光制御信号に基づいて次に書替えられる再構成回路パターンを光再構成するために再生光照射手段の発光を制御することを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項6】
 
前記請求項1ないし4のいずれかに記載の光再構成ゲートアレイの再構成制御装置において、
前記光再構成型ゲートアレイを複数の再構成回路パターンで順次書替えて光再構成を実行する際に、
前記再構成回路パターンの光再構成が、光学的メモリから射出される光パターン及び制御信号を入力して当該制御信号の制御により光パターンで論理演算回路の再構成として実行され、
前記順次書替えられる光再構成のうち前に光再構成される光パターンと同時に照射された制御信号に基づいて後に光再構成される光パターンの照射を制御することを
特徴とする光再構成ゲートアレイの再構成制御装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2006230472thum.jpg
State of application right Registered
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