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PARALLAX SENSOR AND METHOD OF GENERATING PARALLAX IMAGE

Patent code P09A014891
Posted date Dec 4, 2009
Application number P2008-082590
Publication number P2009-236661A
Patent number P5146959
Date of filing Mar 27, 2008
Date of publication of application Oct 15, 2009
Date of registration Dec 7, 2012
Inventor
  • (In Japanese)有馬 裕
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title PARALLAX SENSOR AND METHOD OF GENERATING PARALLAX IMAGE
Abstract PROBLEM TO BE SOLVED: To provide a parallax sensor and a method of generating a parallax image for obtaining only a feature pattern of an object by deleting a band-like pattern or the like.
SOLUTION: In the parallax sensor including a correlation detection circuit matrix 6 converting the total pulse length of a differential pulse obtained by exclusive OR of two comparison pulse signals into a signal proportional to the total pulse length and outputting the signal as a correlation signal, the two comparison pulse signals comprising respective combinations of comparison pulse signals that are outputs of pulse signal comparison circuit arrays 5a, 5b corresponding to first and second images, respectively, the parallax sensor includes zero correlation removing signal generation circuit arrays 15a, 15b comprising a zero signal detection circuit detecting that the pulse width of the comparison pulse signals that are the outputs of the pulse signal comparison circuit arrays 5a, 5b is not more than a specific length and a selection circuit selecting the comparison pulse signal or a predetermined signal according to the output signal of the zero signal detection circuit and outputting it to a correlation detection circuit.
Outline of related art and contending technology (In Japanese)


本発明は、本願発明者が先に提案し、特許出願した特許文献1に記載の発明の改良技術に関するものである。
以下に従来技術としての視差センサについて説明する。



CCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)イメージセンサの普及に伴い、情報機器は画像情報を容易に取り扱えるようになった。最近では、殆どの携帯電話に小型カメラが内蔵され画像データの通信を容易にしている。また、多くの自動車にはイメージセンサが搭載され運転席からの死角をカバーして安全運転に役立つようにしている。しかしながら、従来のイメージセンサから得られるのは、あくまでも単なる2次元情報であり、距離(奥行き)情報を含んだ3次元情報は得ることができない。そこで、距離情報を得ることができる新しいイメージセンサが求められている。



対象物との距離の高速検知方法には、主に二種類の方法がある。一つは、指向性の高いレーザー光や電波等の電磁波を対象物にビーム照射しその反射信号の時間遅れで対象物との距離を測定するアクティブ測距方式である。もう一つは、二つのイメージセンサを用いて画像の相関を計算し、二つのセンサ間の視差を抽出することで距離を算出するパッシブ測距方式である。



航空機や船舶等には、アクティブ測距方式の代表例であるレーダーが備えられており、自分の周囲の対象物との距離をモニターすることができ安全な航行を可能にしている。また最近では、自動車にもミリ波レーダーが搭載され車間距離をモニターして衝突防止に役立っている。このように現在においては、高速な距離の検知にはアクティブ測距方式であるレーダーが用いられている。



しかしながら、アクティブ測距方式は、レーザー光や電波等の電磁波の反射信号を利用するため、検出対象物によっては、乱反射を生じて信号干渉により正確な距離の検知に支障を来したり、電磁波が吸収されて反射信号が十分得られず、対象物の検知が確実にできないおそれがあったりして問題がある。



これに対して、パッシブ測距方式は電磁波の照射を行わないため、アクティブ測距方式における信号干渉や反射信号が不足の問題を回避できるというメリットがある。



しかし、このパッシブ測距方式では、二枚の画像データの相関処理に大規模な計算量を必要とするので、従来の相関処理用LSIでは、高速移動に対応できる高速な処理が困難であったことから実用化されていないのが現状である。



図7は、二眼視差による距離検出の原理を説明するための図である。図7(a)に示すように、右眼に対応する撮像素子と左眼に対応する撮像素子を一定の距離離して設置して撮像する。ここで、左眼に対応する撮像素子で撮像される画像(以下、「左眼画像」という。)を{a(L)i,j|i=1,2,…,n, j=1,2,…,m}と記す。右眼に対応する撮像素子で撮像される画像(以下、「右眼画像」という。)を{a(R)i,j|i=1,2,…,n, j=1,2,…,m}と記す。



同じ対象物に対して、左右の撮像素子により撮像された対象物の各々の位置が、撮像素子から対象物までの距離に応じてずれることになる。従って、今、撮像された左眼画像と右眼画像の水平方向の相関のみを考える場合、すべての(a(L)i,k,a(R)j,k)の組の間で相関をとれば、もっとも大きな相関がある組により表される座標により、各々の対象物の距離が検知できる。



図7(a)において、A,B,Cの三つの○が対象物を示している。これらの対象物を左右の撮像素子で撮像して左眼画像と右眼画像の相関マトリックスを作った場合、図7(b)のようになる。図7(b)では、左眼画像の画素1~nの線と右眼画像の画素1~nの線との交点の位置において相関機能があるとしている。図7(a)の対象物A,B,Cに対して図7(b)に示したA,B,Cの三つの○の位置で大きな相関が検出される。従って、相関マトリックス上で相関の大きい座標を検出し、この座標を図7(a)の斜交座標に座標変換すれば、対象物までの距離を検出することが可能である。なお、図7(a)に示した斜交座標は、左右の撮像素子の位置とそれらの相対角度によって決定することができる。従って、相関マトリックスからこの斜交座標への座標変換は、予め用意した換算表を参照することによって容易にできる。



図8は先に提案した特許文献1において記載された視差センサLSIの構成例を示す図である。視差センサ1は、2つの撮像素子2a,2b、シーケンサ3、2つの電圧・パルス幅変換回路アレイ4a,4b、2つのパルス信号比較回路アレイ5a,5b、相関検知回路マトリックス6、及びシーケンサ7を備えている。



左右の撮像素子2a,2bは、眼の役割を担う。以下では、便宜上、撮像素子2aの側を左眼と呼び、撮像素子2bの側を右眼と呼ぶ。撮像素子2a,2bは、撮像面に入射する光を電圧信号に変換して出力する。ここでは、撮像素子2a,2bとしては、CCD受光素子のようなイメージセンサが使用されているものとする。シーケンサ3は、撮像素子2a,2bに対してライン選択のための読出信号を出力する。



電圧・パルス幅変換回路アレイ4a,4bは、撮像素子2a,2bからライン並列に出力される各画素のアナログ電圧信号(以下、「画素信号」という。)を、並列的にパルス幅に変換し、パルス幅画素信号として出力する。



パルス信号比較回路アレイ5a,5bは、並列的に入力されるパルス幅画素信号を、隣接するもの同士で比較を行い、比較パルス信号として出力する。



相関検知回路マトリックス6は、左眼側のパルス信号比較回路アレイ5aから出力される比較パルス信号と、右眼側のパルス信号比較回路アレイ5bから出力される比較パルス信号とについて、すべての組み合わせに対する相関演算を行い相関信号として出力する。シーケンサ7は、相関検知回路マトリックス6の相関信号の出力タイミングを制御するための出力タイミング制御信号を、相関検知回路マトリックス6に対して出力する。相関検知回路マトリックス6は、出力タイミング制御信号に従って、相関信号を順次出力する。



図9は図8の視差センサについてより詳細な回路構成を示した図である。図9において、図8と同様の部分には同符号が付してある。



撮像素子2a,2bは、垂直方向にm行、水平方向にn行の画素の行列(画素行列)を有する。撮像素子2a,2bは、シーケンサ3によって、同じ行が選択され、その行内のn個の画素の画素信号が電圧・パルス幅変換回路アレイ4a,4bに並列に出力される。



電圧・パルス幅変換回路アレイ4a,4bは、それぞれ、n個の電圧・パルス幅変換回路8が並列に配列された構成を有する。各電圧・パルス幅変換回路8には、それぞれ撮像素子2a,2bから出力される画素信号が入力される。電圧・パルス幅変換回路アレイ4a,4bのすべての電圧・パルス幅変換回路8には、同期制御回路13(図10参照)から、共通のランプ電圧が入力される。これにより、すべての電圧・パルス幅変換回路8は、同タイミングで画素信号をパルス幅画素信号に変換することができる。



パルス信号比較回路アレイ5a,5bは、それぞれ、n-1個のパルス信号比較回路9が並列に配列された構成を有する。各パルス信号比較回路9には、隣接する2つの電圧・パルス幅変換回路8が出力するパルス幅画素信号が入力される。各パルス信号比較回路9は、入力された2つのパルス幅画素信号を比較し、2つのパルスの+方向の差と-方向の差を各々比較パルス信号として出力する。



相関検知回路マトリックス6は、(n-1)×(n-1)個の相関検知回路10が、(n-1)行(n-1)列の菱形状に配列された構成からなる。ここでは便宜上、左眼側のパルス信号比較回路アレイ5aから出力される比較パルス信号が入力される斜辺を左斜辺と呼び、右眼側のパルス信号比較回路アレイ5bから出力される比較パルス信号が入力される斜辺を右斜辺と呼ぶ。



左斜辺に沿って上からi番目に属する相関検知回路10には、左眼側のパルス信号比較回路アレイ5a内のi番目のパルス信号比較回路9が出力する比較パルス信号が入力される。右斜辺と平行に配列する相関検知回路10には、左眼側のパルス信号比較回路アレイ5a内のパルス信号比較回路9が出力する比較パルス信号が共通に入力される。



右斜辺に沿って上からj番目に属する相関検知回路10には、右眼側のパルス信号比較回路アレイ5b内のj番目のパルス信号比較回路9が出力する比較パルス信号が入力される。左斜辺と平行に配列する相関検知回路10には、右眼側のパルス信号比較回路アレイ5b内のパルス信号比較回路9が出力する比較パルス信号が共通に入力される。



すべての相関検知回路10には、共通のバイアス電圧Vbとリセット信号Resetが与えられている。



縦方向に配列する相関検知回路10には、列ごとに共通の読出線が接続されている。そしてこの読出線を介して、シーケンサ7から共通の読出信号Readが入力される。また、横方向に配列する相関検知回路10には、行ごとに共通の出力線が接続されている。各相関検知回路10は、入力される比較パルス信号のパルス幅を電流値に変換して相関信号として出力線に出力する。各出力線の終端には、カレント・ミラー回路等の電流電圧変換回路11が接続されている。各相関検知回路10が出力する相関信号の電流値を、電圧値に変換して外部回路に出力する。



シーケンサ7は、シフト・レジスタ12により構成されている。左側のシフト・レジスタ12に読出信号が入力されると、1クロックごとに読み出し信号は右側のシフト・レジスタ12に移動していく。従って、左側の列に属する相関検知回路10から順次相関信号が読み出されていく。



次に、図9における電圧・パルス幅変換回路8の詳細について説明する。図10は電圧・パルス幅変換回路8の構成を表す図である。本実施例における電圧・パルス幅変換回路8は、論理閾値可変調インバータ回路(VT-INV)により構成されている。



論理閾値可変調インバータ回路(VT-INV)は、制御ゲートに印加される利得係数制御電圧により利得係数を変調することが可能な、CMOS型インバータを備えており、この制御ゲートが、利得係数制御端子(CNT)に接続された構成からなる。なお、電圧・パルス幅変換回路8における利得係数制御端子(CNT)は、同期制御回路13に接続されている。同期制御回路13は、ランプ信号生成回路により構成されている。このランプ信号生成回路が発生するランプ電圧が、すべての電圧・パルス幅変換回路8の利得係数制御端子(CNT)に対して共通に入力される。従って、すべての電圧・パルス幅変換回路8は、同タイミングで電圧・パルス幅変換を行う。



図11は電圧・パルス幅変換回路8の動作例を示す図である。同期制御回路13が出力するランプ電圧(Ramp Sig.)は、図11の最上段に示したような鋸歯状となる。このランプ電圧が利得係数制御端子(CNT)に入力されると、電圧・パルス幅変換回路8の論理閾値電圧Vinvは、図11の点線で示したように変化する。すなわち、ランプ電圧の増加に伴って、論理閾値電圧Vinvは減少する。そして、論理閾値電圧Vinvが画素信号の電圧(Analog Vin)よりも小さくなったとき、電圧・パルス幅変換回路8の出力端子に出力されるパルス幅画素信号(OUT)がHレベルとなる。そして、ランプ電圧が再び最低レベルに戻ると、論理閾値電圧Vinvは最大となり、パルス幅画素信号(OUT)がLレベルとなる。



このように、パルス幅画素信号(OUT)がLレベルとなるタイミングはランプ電圧により決められるため一定である。しかし、パルス幅画素信号(OUT)がHレベルとなるタイミングは、画素信号の電圧が高いほど早く、画素信号の電圧が低いほど遅くなる。従って、パルス幅画素信号(OUT)がHレベルとなる時間(パルス幅画素信号のパルス幅)は、画素信号の電圧に比例する。すなわち、画素信号の電圧値はパルス幅画素信号のパルス幅に変換される。



次に、図9におけるパルス信号比較回路9の詳細について説明する。図12はパルス信号比較回路9の構成を表す図である。このパルス信号比較回路9は、4つのインバータ41,42,45,46と2つのANDゲート43,44から構成されている。この回路は、入力端子INa,INbに対して、出力値(比較パルス信号)OUT+,OUT-として、次の値を出力する。
OUT+=INa∧(/INb)
OUT-=INb∧(/INa) ・・・・・・(数1)
ここで、(/INb)、(/INa)は、それぞれINb、INaの反転信号、∧は論理積を表す。



図13はパルス信号比較回路9の動作例を表すタイムチャートである。入力端子INa,INbには、隣り合う電圧・パルス幅変換回路の出力(パルス幅画素信号)がそれぞれ入力される。各入力信号のパルスの終端(立ち下がり)は、ランプ電圧の立ち下がりエッジで決められるため一定の時刻に揃っている。一方、各入力信号のパルスの始端(立ち上がり)は、画素信号の大きさに比例して変化する。



入力端子INaの入力信号が入力端子INbの入力信号よりも長い場合、入力端子INaの入力信号の方が入力端子INbの入力信号より先に立ち上がる。INa=1,INb=0のときには、(数1)よりOUT+=1,OUT-=0である。また、INa=1,INb=1のときには、(数1)よりOUT+=0,OUT-=0である。従って、比較パルス信号OUT+に、INa-INbの差分パルスが出力される。



一方、入力端子INbの入力信号が入力端子INaの入力信号よりも長い場合、入力端子INbの入力信号の方が入力端子INaの入力信号より先に立ち上がる。INa=0,INb=1のときには、(数1)よりOUT+=0,OUT-=1である。また、INa=1,INb=1のときには、(数1)よりOUT+=0,OUT-=0である。従って、比較パルス信号OUT-に、INb-INaの差分パルスが出力される。



入力端子INbの入力信号と入力端子INaの入力信号の長さが同じであれば、比較パルス信号OUT+,OUT-には、パルスは出力されない。



このように、アナログ電圧信号である画素信号の電圧値を、パルス幅画素信号のパルス幅に写像することで、簡単な論理回路を用いて画素値の差分演算を行うことが可能となる。



なお、この回路では、入力端子INbの入力信号と入力端子INaの入力信号の相関が大きいほど短いパルスが出力される。



次に、図9における相関検知回路10の詳細について説明する。図14は相関検知回路10の構成を表す図である。相関検知回路10は、コンデンサ50、電流スイッチ回路51,52、電流源53、リセット・スイッチ54、出力回路55、及び読出スイッチ56を備えている。



コンデンサ50は、相関信号を発生するための電荷を蓄電する。電流スイッチ回路51は、入力端子R+,L+から入力される入力信号の排他論理和の真理値に従って、導通/遮断制御がされ、導通状態においてコンデンサ50に蓄電された電荷を一定電流で放電させる。電流スイッチ回路52は、入力端子R-,L-から入力される入力信号の排他論理和の真理値に従って、導通/遮断制御がされ、導通状態においてコンデンサ50に蓄電された電荷を一定電流で放電させる。電流源53は、電流スイッチ回路51,52が導通状態となったときに、一定の放電電流を流すための回路である。リセット・スイッチ54は、リセット信号(Reset)が入力されたときに導通状態となり、電源からコンデンサ50に電荷を供給して、コンデンサ50の両端電圧を電源電圧Vdとする。



出力回路55は、コンデンサ50の電圧に比例した電流を流す回路であり、コンデンサ50の電圧を電流に変換して出力するための回路である。出力回路55は、MOSトランジスタによって構成されている。ゲートにコンデンサ50の電圧が入力され、ドレイン電流として出力される。これにより、コンデンサ50の電圧は、漏洩電流が無視できるとすれば、出力中は一定である。従って、安定した相関信号を出力することを可能としている。読出スイッチ56は、出力回路55による電流出力のオン・オフを行うためのものである。



相関検知回路10では、入力信号の相関程度をコンデンサ50の蓄積電荷量で表現する。リセット直後は、蓄積電荷量は最大である。入力信号の相関程度が低いほど、多くの電荷を放電させ、コンデンサ50の蓄積電荷量を減少させる。これにより、相関演算が実現される。放電電流は、電流スイッチ回路51,52の何れかを介してグランド側に流れる。



図15は相関検知回路10の動作例を表すタイムチャートである。まず、最初に、リセット信号(Reset)が0とされ(t1)、コンデンサ50の電圧Vcが電源電圧Vdとされる。そして、リセット信号を1とした後(t2)、L+,L-に左眼側のパルス信号比較回路9が出力する比較パルス信号OUT+,OUT-が入力され、R+,R-に右眼側のパルス信号比較回路9が出力する比較パルス信号OUT+,OUT-が入力される。



R+とL+の何れか一方が1で他方が0のとき(t3~t4,t5~t6,t10~t11,t12~t13)は、電流スイッチ回路51が導通状態となる。従って、このとき、コンデンサ50の電荷は放電され、コンデンサ50の電圧は減少する。



R-とL-の何れか一方が1で他方が0のとき(t22~t23,t24~t25,t29~t30,t31~t32)は、電流スイッチ回路52が導通状態となる。従って、このとき、コンデンサ50の電荷は放電され、コンデンサ50の電圧は減少する。



R+,L+がともに0またはともに1、かつ、R-,L-がともに0またはともに1のとき(t1~t3,t4~t5,t6~t10,t11~t12,t13~t22,t23~t24,t25~t29,t30~t31,t32~)は、電流スイッチ回路51,52はともに遮断状態となる。従って、このときはコンデンサ50の電圧Vcは一定である。



ランプ信号の立ち下がり後、コンデンサ50の電圧Vcが確定する。R+とL+の相関が小さい場合、またはR-とL-の相関が小さい場合には、最終的なコンデンサ50の電圧Vcは低くなる。逆に、R+とL+の相関が大きい場合、またはR-とL-の相関が大きい場合には、最終的なコンデンサ50の電圧Vcは高い状態に維持される。



コンデンサ50の電圧Vcの確定後、読出信号(read)が1となり(t7,t14,t19,t26,t33)、読出スイッチ56が導通状態となる。これにより、出力回路55は、コンデンサ50の電圧Vcに比例した大きさの電流を出力する。



出力が終了した後、再びリセット信号が0とされ(t8,t15,t20,t27)、同様の相関検知演算が繰り返される。



以上のように構成された本実施例に係る視差センサについて、以下その全体の動作を説明する。



図16は視差センサ1の動作の一例を表すタイムチャートである。図16では、説明の便宜上、ある2つの画素に着目して表示しているが、すべての画素において同様な動作が同時並行的に行われる。



まず、撮像素子2a,2bから画素信号a,bが出力される(t0)。これにより、電圧・パルス幅変換回路アレイ4a,4b内の各電圧・パルス幅変換回路8において、入力電圧が確定する。図16の例では、画素信号aの方が画素信号bよりも高い値となっている。



次に、相関検知回路10に対してリセット信号(Reset)のパルスが入力され(t1~t2)、コンデンサ50の電圧VcがVdに設定される。



次に、同期制御回路13がランプ信号(Ramp Sig.)の出力を開始し、ランプ信号の電圧が徐々に増加する。これに伴って、各電圧・パルス幅変換回路8において論理閾値電圧Vinvは減少する。そして、図16の例では画素信号aの電圧の方が画素信号bの電圧よりも高いので、まず、左眼側の電圧・パルス幅変換回路8において、論理閾値電圧Vinvが画素信号aの電圧よりも低くなる(t3)。これにより、左眼側の電圧・パルス幅変換回路8の出力するパルス幅画素信号(APWC OUT-a)が1となる。このとき、右眼側の電圧・パルス幅変換回路8の出力するパルス幅画素信号(APWC OUT-b)は0である。従って、パルス信号比較回路9の出力(比較パルス信号)DIFC OUT+が1となる。



更に時間が経過してランプ信号が増加すると、今度は右眼側の電圧・パルス幅変換回路8において、論理閾値電圧Vinvが画素信号bの電圧よりも低くなる(t4)。これにより、右眼側の電圧・パルス幅変換回路8の出力するパルス幅画素信号(APWC OUT-b)が1となる。このとき、左眼側の電圧・パルス幅変換回路8の出力するパルス幅画素信号(APWC OUT-a)は1である。従って、パルス信号比較回路9の出力(比較パルス信号)DIFC OUT+が0となる。このパルス信号比較回路9の出力(比較パルス信号)DIFC OUT+のパルス幅(t3~t4)が画素間の相関を表す。



一方、このパルス信号比較回路9の出力(比較パルス信号)DIFC OUT+が1の間(t3~t4)、電流スイッチ回路51が導通状態となる。従って、この間はコンデンサ50の電荷はスイッチ回路51を介してグランドに放電される。そして、比較パルス信号DIFC OUT+が立ち下がった時点(t4)で、コンデンサ50の電圧Vcが確定する。その後、ランプ信号が立ち下がり(t5)、ここですべての相関演算処理が終了する。



次に、読出期間に移る。読出期間(t6)では、シーケンサ7のシフト・レジスタ12に対してクロックCLKが供給される。そして、最左端のシフト・レジスタ12に対して、入力信号SRinとして一定期間1が入力される。



この入力信号SRinのパルス幅Tsは、通常は、クロックCLKに対して数倍の幅とされる。このパルス幅Tsは、検知できる対象物の大きさに影響を与えるので、状況に応じて変更できるようにする。一般に、Tsを大きくするほど、大きな対象物の認識が容易となり、細かいノイズが減少する。一方、Tsを小さくすれば、小さな対象物が認識しやすくなるが、ノイズ量は多くなる。従って、Tsを設定することで、高周波フィルタの周波数特性を設定できる。



入力信号SRinのパルスは、クロックCLKに従って、左側のシフト・レジスタ12から右側のシフト・レジスタ12に向かって移動していく。シフト・レジスタ12の出力は、読出信号(Read)として、各列の相関検知回路10に入力される。従って、相関検知回路マトリックス6の各列の相関検知回路10内のコンデンサ50に保持された相関信号は、左から右に向かって順次読み出される。



図17は特許文献1に記載された視差センサのパルス信号比較回路の他の構成を表す図である。なお、その他の構成については図12の構成と同様であり、説明は省略する。



このパルス信号比較回路9’は、図12のパルス信号比較回路9に対して、インバータ41,42の代わりにANDゲート47,48が用いられている点で相違している。ANDゲート47,48は、一方の側の入力端子には入力信号INa,INbが入力され、他方の側の入力端子には、選択信号Cna,Cnbが入力される。Cnaを0とすると、OUT-には入力信号INbがそのまま出力される。Cnbを0とすると、OUT+には入力信号INaがそのまま出力される。



これにより、パルス信号比較回路アレイ5a,5bにおいて、隣り合う信号の比較を行わず、電圧・パルス幅変換回路アレイ4a,4bの出力をそのまま相関検知回路マトリックス6に入力させることが可能となる。従って、この場合、相関検知回路マトリックス6では、左眼画像と右眼画像の画素をそのまま相関演算処理することができる。



従って、用途に応じて、選択信号Cna,Cnbを操作して、画素信号の直接相関処理を行うか、画像の変化信号の相関処理を行うかを切り替えることが可能となる。



【特許文献1】
特開2005-265457号公報

Field of industrial application (In Japanese)


本発明は、ステレオ画像から視差画像を生成する視差画像の生成技術に関し、特に、高速で、回路規模が小さく、かつ低消費電力で実現可能な視差画像の生成技術に関する。

Scope of claims (In Japanese)
【請求項1】
 
対象物を撮像し、アナログ電圧信号である画素信号として第1画像を出力する第1の撮像素子と、
前記第1の撮像素子とは異なる角度から前記対象物を撮像し、アナログ電圧信号である画素信号として第2画像を出力する第2の撮像素子と、
前記第1及び第2の撮像素子から出力される画素信号の各々を、各画素信号の電圧値に比例する長さのパルス幅を有するパルス幅画素信号に変換する複数の電圧・パルス幅変換回路と、
すべての前記各電圧・パルス幅変換回路が同時並列的に各画素信号をパルス幅画素信号に変換するようにタイミング制御を行う同期制御回路と、
隣接する前記電圧・パルス幅変換回路が出力する2つのパルス幅画素信号を比較し、2つのパルス幅画素信号の+方向の差と-方向の差をそれぞれ比較パルス信号として出力する複数のパルス信号比較回路と、
前記第1画像に対応する前記パルス信号比較回路の出力である比較パルス信号と前記第2画像に対応する前記パルス信号比較回路の出力である比較パルス信号のそれぞれの組み合わせからなる2つの比較パルス信号に対して、両者の排他論理和をとった差分パルスの全パルス長を、その全パルス長に比例する電圧値または電流値の信号に変換し、この信号を相関信号として出力する複数の相関検知回路と、
を備えている視差センサにおいて、
前記パルス信号比較回路の出力である比較パルス信号のパルス幅が一定の長さ以下であることを検知するゼロ信号検知回路と、そのゼロ信号検知回路の出力信号に従って前記比較パルス信号または予め決められた信号を選択し前記相関検知回路に出力する選択回路とからなるゼロ相関除去信号発生回路を備えたことを特徴とする視差センサ。

【請求項2】
 
前記ゼロ信号検知回路に、比較パルス信号をMOSFETを介して入力し、そのMOSFETのゲートに与える電圧値によって検知するパルス幅を調整する機能を備えたことを特徴とする請求項1記載の視差センサ。

【請求項3】
 
第1の撮像素子で対象物を撮像し、アナログ電圧信号である画素信号として第1画像を出力すると同時に、第2の撮像素子で前記第1の撮像素子とは異なる角度から前記対象物を撮像し、アナログ電圧信号である画素信号として第2画像を出力する第1のステップと、
前記第1及び第2の撮像素子が出力する各画素信号を、複数の電圧・パルス幅変換回路により、同時並列的に、その画素信号の電圧値に比例する長さのパルス幅を有するパルス幅画素信号に変換する第2のステップと、
隣接する前記電圧・パルス幅変換回路が出力する2つのパルス幅画素信号を比較し、2つのパルス幅画素信号の+方向の差と-方向の差をそれぞれ比較パルス信号として出力する第3のステップと、
前記比較パルス信号のパルス幅が一定の長さ以下であることを検知したときに、前記比較パルス信号または予め決められた信号を選択して出力する第4のステップと、
複数の相関検知回路により、前記第1画像に対応する比較パルス信号、但し前記第4のステップにおいて予め決められた信号が選択されたときはその予め決められた信号と、前記第2画像に対応する比較パルス信号、但し前記第4のステップにおいて予め決められた信号が選択されたときはその予め決められた信号のそれぞれの組み合わせからなる2つのパルス幅画素信号に対して、両者の排他論理和をとった差分パルスの全パルス長を、その全パルス長に比例する電圧値または電流値の信号に変換し、この信号を相関信号として出力する第5のステップと、
を有することを特徴とする視差画像の生成方法。
IPC(International Patent Classification)
F-term
Drawing

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