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PAIRED LOW-CHARACTERISTIC IMPEDANCE POWER SOURCE LINE AND GROUND LINE STRUCTURE meetings

Patent code P09P007131
Posted date Dec 11, 2009
Application number P2008-134348
Publication number P2009-283688A
Patent number P5082060
Date of filing May 22, 2008
Date of publication of application Dec 3, 2009
Date of registration Sep 14, 2012
Inventor
  • (In Japanese)大塚 寛治
  • (In Japanese)秋山 豊
  • (In Japanese)川口 利行
  • (In Japanese)田原 和時
Applicant
  • (In Japanese)学校法人明星学苑
  • (In Japanese)信越ポリマー株式会社
Title PAIRED LOW-CHARACTERISTIC IMPEDANCE POWER SOURCE LINE AND GROUND LINE STRUCTURE meetings
Abstract PROBLEM TO BE SOLVED: To provide a paired low-characteristic impedance power source line and ground line structure for which loop inductance is theoretically 0.
SOLUTION: The low characteristic impedance power supply-ground pair line structure includes: a laminated sheet 1 with a metal wiring layer 20 having a power supply wiring 21 and a ground wiring 22 provided on the surface of an insulating sheet 10; an insulating thin film layer 31 provided so as to cover the power supply wiring 21 and the ground wiring 22; and a resistive element layer 32 provided on the surface of the insulating thin film layer 31.
Outline of related art and contending technology (In Japanese)


従来の電子回路用高速大電力の電源やグランド線はそれぞれ幅広の独立配線またはべた状の配線を用いるものが大半である。
幅広の独立配線またはべた状の配線で電力を供給しようとするときは、大電流を流すことは比較的容易となるが、高周波特性が悪く、1GHz以上の瞬時スイッチ動作に対して電力供給遅延が起こるだけでなく、その回復過程で電源、グランドの揺らぎが発生し、隣接回路にまで影響を及ぼす。さらにはこの揺らぎが電源配線、グランド配線の共振を誘発し、電磁放射の原因となることがよく知られた問題となっている。その間題点の尺度として電源・グランドのループ回路に起因するインダクタ成分の大きさ(以下、ループインダクタンスと記す。)として表現し、1GHz以上ではその値として100pH以下が望ましいとされている。デカップリングキャパシタを回路基板各所にちりばめてこのループインダクタンスを如何に小さくすることができるか腐心しているのが現状である(例えば、特許文献1)。
【特許文献1】
特開2006-135036号公報

Field of industrial application (In Japanese)


本発明は、低特性インピーダンス電源・グランドペア線路構造に関する。

Scope of claims (In Japanese)
【請求項1】
 
絶縁シートの表面に電源配線およびグランド配線を有する金属配線層が設けられた積層シートと、
前記金属配線層を覆うように設けられた絶縁薄膜層と、
該絶縁薄膜層の表面に設けられた抵抗体層と
を有する、低特性インピーダンス電源・グランドペア線路構造。

【請求項2】
 
前記絶縁薄膜層が、前記金属配線層が設けられた側の前記積層シートの表面形状に沿うように設けられ、
前記抵抗体層が、前記絶縁薄膜層の表面形状に沿うように設けられている、請求項1に記載の低特性インピーダンス電源・グランドペア線路構造。

【請求項3】
 
前記抵抗体層が、10~1000Ω/□のシート抵抗を有する、金属もしくは半導体の均質膜または金属もしくは半導体のクラスタ状のグレインが重なった膜である、請求項1または2に記載の低特性インピーダンス電源・グランドペア線路構造。

【請求項4】
 
前記抵抗体層の厚さが、20~1000nmである、請求項1~3のいずれかに記載の低特性インピーダンス電源・グランドペア線路構造。

【請求項5】
 
前記絶縁薄膜層の厚さが、20~10000nmである、請求項1~4のいずれかに記載の低特性インピーダンス電源・グランドペア線路構造。

【請求項6】
 
前記電源配線および前記グランド配線のそれぞれが、下記(i)および(ii)の関係を満足する、請求項1~5のいずれかに記載の低特性インピーダンス電源・グランドペア線路構造。
(i)配線の厚さtと配線の短辺方向の幅wとの比(t/w)が、0.5以下である。
(ii)隣接する配線の間隔sと配線の短辺方向の幅wとの比(s/w)が、0.1~1である。

【請求項7】
 
前記抵抗体層の表面に設けられた保護層をさらに有する、請求項1~6のいずれかに記載の低特性インピーダンス電源・グランドペア線路構造。
IPC(International Patent Classification)
F-term
Drawing

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JP2008134348thum.jpg
State of application right Registered
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