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Ａ／Ｄ変換器および読み出し回路 新技術説明会

国内特許コード P10S000392
整理番号 ShIP-6038PCT-JP
掲載日 2010年5月21日
出願番号 特願2008-527759
登録番号 特許第4793602号
出願日 平成19年7月31日(2007.7.31)
登録日 平成23年8月5日(2011.8.5)
国際出願番号 JP2007064986
国際公開番号 WO2008016049
国際出願日 平成19年7月31日(2007.7.31)
国際公開日 平成20年2月7日(2008.2.7)
優先権データ
  • 特願2006-208664 (2006.7.31) JP
発明者
  • 川人 祥二
出願人
  • 国立大学法人静岡大学
発明の名称 Ａ／Ｄ変換器および読み出し回路 新技術説明会
発明の概要 Ａ／Ｄ変換器１１は、期間Ｔ１に信号Ｓ１の複数回の標本化を行うと共に期間Ｔ２に信号Ｓ２の複数回の標本化を行う。Ａ／Ｄ変換回路１７は、期間Ｔ２において、ゲインステージ１５の出力１５ｂからの信号に応じたディジタル信号を提供し、該ディジタル信号は値「１」、値「０」を取る。Ａ／Ｄ変換回路１７は値「１」の出現回数に対応する信号ＳＡ／ＤＭを提供する回路１８を含む。スイッチ２４は、クロックφｓに応答して動作し、また画素２ａからの信号を標本化するために用いられる。容量回路２７では、スイッチ２９及びキャパシタ３１が反転入力２３ａと非反転出力２３ｂとの間に接続される。スイッチ２９は、クロックφ３に応答して動作し、キャパシタ３１への積分のために用いられる。
従来技術、競合技術の概要


非特許文献１の回路では、カラムに接続された高利得アンプを用いてカラムからの信号を増幅することによって、信号に対するノイズの影響を少なくする。非特許文献２の回路では、ノイズの低減と広いダイナミックレンジとの両立を図るために、アンプが１倍の増幅率と8倍の増幅率を持っている。非特許文献３の回路は、低ノイズの信号読み出しを提供している。この読み出しでは、イメージセンサの周辺回路は、高利得のアンプを用いた２段のノイズキャンセル回路を含む。



特許文献１には、Ａ／Ｄ変換アレイ及びイメージセンサが記載されている。Ａ／Ｄ変換アレイ及びイメージセンサでは、３個のキャパシタを用いて信号レベルとリセットレベルとの差を生成すると共にこの差をｎ倍に増幅する。また、特許文献２には、ディジタルノイズキャンセル機能をもつイメージセンサが記載されている。このイメージセンサでは、そのカラムにおいてアナログ領域でのノイズキャンセル回路を用いることなく、イメージアレイの信号レベルとリセットレベルのそれぞれのＡ／Ｄ変換を行ってディジタル値を生成した後に、その差を求めている。
【非特許文献１】
A. Krymski, N. Khaliullin, H Krymski, N. Khaliullin, H. Rhodes, “A 2e noise 1.3Megapixel CMOS sensor,” Proc. IEEE workshop CCD and Advanced Image Sensors, Elmau, Germany.
【非特許文献２】
M. Sakakibara, S. Kawahito, D. Handoko, N. Nakamura, H. Satoh, M. Higashi, K. Mabuchi, H. Sumi,”A high-sensitivity CMOS image sensor with gain-adaptive column amplifiers,” IEEE J. Solid-State Circuits, vol. 40, no. 5, pp. 1147-1156, 2005.
【非特許文献３】
N. Kawai, S. Kawahito, ”Noise analysis of high-gain low-noise column readout circuits for CMOS image sensors”, IEEE Trans. Electron Devices, vol.51, no.2, pp.185-194 (2004).
【特許文献１】
特開２００５－１３６５４０号公報
【特許文献２】
特開２００６－２５１８９号公報
産業上の利用分野


本発明は、ＣＭＯＳイメージセンサのためのＡ／Ｄ変換器および読み出し回路に関する。
特許請求の範囲 【請求項1】 イメージセンサのためのＡ／Ｄ変換器であって、
前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第１の信号の複数回の標本化および標本値の積分を第１の期間に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含む第２の信号の複数回の標本化および標本値の積分を第１の信号に対する積分とは逆極性となるように第２の期間に行うためのゲインステージと、
前記ゲインステージの前記出力からの信号に応じた第１および第２の値を取りうるディジタル信号を提供するＡ／Ｄ変換回路と、
前記第１の値の出現回数に対応する信号を提供する回路と、
前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記第１の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前記第２の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行うＤ／Ａ変換回路と
を備え、
前記ゲインステージは、
前記標本化のための第１のキャパシタと、
前記積分のための第２のキャパシタと、
前記第１のキャパシタに標本化された信号を前記第２のキャパシタへ積分するための演算増幅回路と
を含む、ことを特徴とするＡ／Ｄ変換器。
【請求項2】 前記第１のキャパシタは、前記Ｄ／Ａ変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端を有しており、
前記ゲインステージは、
前記演算増幅回路の非反転出力と前記反転入力との間に接続された第１の容量回路と、
前記入力と前記第１のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第１のスイッチと、
前記反転入力と前記非反転出力との間に接続された第１の帰還スイッチと
を含み、
前記第１の容量回路は、前記第２のキャパシタおよび第２のスイッチを有し、前記第２のキャパシタおよび第２のスイッチは直列に接続されている、ことを特徴とする請求項１に記載されたＡ／Ｄ変換器。
【請求項3】 前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたディジタル信号に対応して前記Ｄ／Ａ変換回路から提供される電圧信号に用いて、前記第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換を行う、ことを特徴とする請求項１または請求項２に記載されたＡ／Ｄ変換器。
【請求項4】 前記Ａ／Ｄ変換回路は、前記巡回Ａ／Ｄ変換のために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第３の期間に提供し、
前記ゲインステージは、
前記第１のキャパシタの前記一端と前記非反転出力との間に接続された別の帰還スイッチと、
前記第１のキャパシタの前記他端と前記反転入力との間に接続された転送スイッチと
を含む、ことを特徴とする請求項３に記載されたＡ／Ｄ変換器。
【請求項5】 前記Ａ／Ｄ変換回路は、前記ゲインステージの前記出力からの信号を第１および第２の参照信号と比較する比較器を含み、
前記比較器は、前記第１の参照信号を前記第２の期間に受け、
前記比較器は、前記第２の参照信号を前記第３の期間に受ける、ことを特徴とする請求項３または請求項４に記載されたＡ／Ｄ変換器。
【請求項6】 前記第２の参照信号の値は、前記第１の参照信号の値より小さい、ことを特徴とする請求項５に記載されたＡ／Ｄ変換器。
【請求項7】 前記第１のキャパシタは、前記標本化のために前記第１および第２の信号を受けるように設けられており、
前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第１の信号を前記第２のキャパシタへ積分し、
前記ゲインステージは、前記Ｄ／Ａ変換回路からの信号提供および前記第１のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第２の信号を前記第２のキャパシタへ積分する、ことを特徴とする請求項１～請求項６のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項8】 前記ゲインステージは、前記標本化のための第３のキャパシタおよび前記積分のための第４のキャパシタを更に含み、
前記第１および第３のキャパシタの一方は、前記標本化のために前記第１の信号を受けるように設けられており、
前記第１および第３のキャパシタの他方は、前記標本化のために前記第２の信号を受けるように設けられており、
前記演算増幅回路は、前記Ｄ／Ａ変換回路からの信号に応答して、前記第１および第３のキャパシタに標本化された値を前記第２および第４のキャパシタに積分する、ことを特徴とする請求項１～請求項６のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項9】 前記第３のキャパシタは、前記Ｄ／Ａ変換回路に接続された一端および前記非反転入力に接続された他端を有しており、
前記ゲインステージは、
前記第１のキャパシタの前記一端と前記第３のキャパシタの前記一端との間に接続された第３のスイッチと、
前記第４のキャパシタおよび第４のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第２の容量回路と、
前記非反転入力と前記反転出力との間に接続された第２の帰還スイッチと、
前記入力と前記第３のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第５のスイッチと
を更に含み、
前記第４のキャパシタおよび前記第４のスイッチは直列に接続されている、ことを特徴とする請求項８に記載されたＡ／Ｄ変換器。
【請求項10】 前記ゲインステージは、
前記Ｄ／Ａ変換回路に接続された一端および前記非反転入力に接続された他端を有する第３のキャパシタと、
前記第１のキャパシタの前記一端と前記第３のキャパシタの前記一端との間に接続された第３のスイッチと、
第４のキャパシタおよび第４のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第２の容量回路と、
前記非反転入力と前記反転出力との間に接続された第２の帰還スイッチと
を更に含み、
前記第４のキャパシタおよび前記第４のスイッチは直列に接続されている、ことを特徴とする請求項２～請求項７のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項11】 前記Ａ／Ｄ変換回路は、前記ゲインステージが前記第１および第２の期間の後の第３の期間に巡回Ａ／Ｄ変換のための動作を行うために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第３の期間に提供し、
前記ゲインステージは、
前記第１のキャパシタの前記他端と前記第３のキャパシタの前記他端との間に接続された第６のスイッチと、
前記第１のキャパシタの前記一端と前記非反転出力との間に接続された第３の帰還スイッチと、
前記第３のキャパシタの前記一端と前記反転出力との間に接続された第４の帰還スイッチと、
前記第１のキャパシタの前記他端と前記反転入力との間に接続された第１の転送スイッチと、
前記第３のキャパシタの前記他端と前記非反転入力との間に接続された第２の転送スイッチと
を含む、ことを特徴とする請求項１０に記載されたＡ／Ｄ変換器。
【請求項12】 前記第１の容量回路において、前記第２のキャパシタの一端は前記反転入力に接続されており、前記第２のスイッチは前記第２のキャパシタの他端と前記非反転出力との間に接続されており、前記第１の容量回路は、前記第２のキャパシタの前記他端と前記第２のスイッチとの間の第１のノードに接続された第５のキャパシタを含む、ことを特徴とする請求項１～請求項１１のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項13】 前記画素はＣＭＯＳイメージセンサの画素であり、前記画素の浮遊拡散層がリセット状態に置かれたとき、前記画素からの信号により前記第１の信号が提供され、前記リセット後に前記浮遊拡散層が光誘起電荷の蓄積状態に置かれたとき、前記画素からの信号により前記第２の信号が提供される、ことを特徴とする請求項１～請求項１２のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項14】 前記イメージセンサの画素と前記ゲインステージの前記入力との間に接続され、前記第１および第２の信号を提供するプリアンプを更に備え、
前記プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第１のキャパシタと、該演算増幅回路の出力と前記入力との間に接続された第２のキャパシタと、前記出力と前記入力との間に接続されたスイッチとを含み、前記第１および第２のキャパシタの容量比に応じて前記画素からの信号を増幅し、
前記第１の信号は前記プリアンプのノイズに係る成分を含み、
前記第２の信号は、０前記画素の浮遊拡散層がリセット状態にあるとき前記画素が提供する信号と、前記リセット状態の後に前記浮遊拡散層が光誘起電荷の蓄積状態にあるとき前記画素が提供する信号との差分を示す成分を前記プリアンプのノイズに係る成分に加えて含む、ことを特徴とする請求項１～請求項１２のいずれか一項に記載されたＡ／Ｄ変換器。
国際特許分類(IPC)
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