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SEMICONDUCTOR DEVICE

Patent code P10A015509
File No. P2006-125-JP01
Posted date Jun 18, 2010
Application number P2007-041018
Publication number P2008-205285A
Patent number P5272172
Date of filing Feb 21, 2007
Date of publication of application Sep 4, 2008
Date of registration May 24, 2013
Inventor
  • (In Japanese)葛西 誠也
Applicant
  • (In Japanese)国立大学法人北海道大学
Title SEMICONDUCTOR DEVICE
Abstract PROBLEM TO BE SOLVED: To easily miniaturize an element for selecting an output terminal for an output signal, according to the input signal.
SOLUTION: The semiconductor device 1 comprises channel layers 5a, 5b, 5c disposed parallel on a GaAs substrate 2, an input terminal 9 connected in common with one end of the channel layers 5a, 5b, 5c, output terminals 10a, 10b, 10c independently connected to the other end of the channel layers 5a, 5b, 5c, and gate electrodes 6a, 6b provided across central regions 11a, 11b, 11c of the channel layers 5a, 5b, 5c. The gate electrode 6a and the channel layers 5a, 5b, 5c are provided so that the threshold voltage of the input signal of the gate electrode 6a for conduction of the channel layers 5a, 5b, 5c is increased, in the order of the channel layers 5a, 5b, 5c so that the threshold voltages of the input signals of the gate electrodes 6b for conduction of the channel layers 5a, 5b, 5c is reduced in the order of the channel layers 5a, 5b, 5c.
Outline of related art and contending technology (In Japanese)


半導体メモリの各セルを選択する回路として、3端子素子であるトランジスタを組み合わせて構成されたセレクタ回路が用いられている。また、従来から、複数種類以上のレベルを持つ入力信号により、そのレベル数に対応した複数個の出力端子から選択的に出力信号を出力する回路素子が知られており、複数のトランジスタを組み合わせて構成することができる(下記特許文献1参照)。このような素子は、多値論理回路の1種である「多値決定グラフ(MDD:Multiple value Decision Diagram)」と呼ばれる論理演算回路を構成するための基本回路素子としても使用される。
【特許文献1】
特開平10-256481号公報

Field of industrial application (In Japanese)


本発明は、入力信号に応じて複数の出力端子から選択的に出力信号を出力する半導体装置に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
入力信号に応じて、複数の出力端子から選択的に出力信号を出力する半導体装置であって、
半導体基板上において分離して並設された第1~第N(Nは3以上の整数)のチャネル層と、
前記第1~第Nのチャネル層の一端に接続され、前記第1~第Nのチャネル層に入力電圧を印加するための入力端子と、
前記第1~第Nのチャネル層の他端にそれぞれ独立に接続された前記第1~第Nの出力端子と、
前記第1~第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第1のチャネル層の中央領域から第N-1のチャネル層の中央領域の近傍に跨って布設され、第1の入力信号を印加するための第1のゲート電極と、
前記第1~第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第2のチャネル層の中央領域の近傍から第Nのチャネル層の中央領域に跨って布設され、第2の入力信号を印加するための第2のゲート電極とを備え、
前記第1のゲート電極と前記第1~第N-1のチャネル層とは、記第1~第N-1のチャネル層の前記一端と前記他端間をオン/オフさせるための前記第1の入力信号の閾値電圧が、前記第1~第N-1のチャネル層の順に減少するように構成され、且つ、
前記第2のゲート電極と前記第2~第Nのチャネル層とは、前記第2~第Nのチャネル層の前記一端と前記他端間をオン/オフさせるための前記第2の入力信号の閾値電圧が、前記第2~第Nのチャネル層の順に増加するように構成されている、
ことを特徴とする半導体装置。

【請求項2】
 
前記第1及び第2のゲート電極は、前記第1のチャネル層の中央領域から前記第Nのチャネル層の中央領域に跨って布設されており、
前記第1及び第2のゲート電極と前記第1~第Nのチャネル層とは、ノーマリオフ型のデバイス特性を有するように構成され、前記第1~第Nのチャネル層の前記第1の入力信号の閾値電圧が、前記第1~第Nのチャネル層の順に減少するように構成され、且つ、前記第1~第Nのチャネル層の前記第2の入力信号の閾値電圧が、前記第1~第Nのチャネル層の順に増加するように構成されている、
ことを特徴とする請求項1記載の半導体装置。

【請求項3】
 
前記第1~第N-1のチャネル層上における第1のゲート電極のゲート長が、前記第1~第N-1のチャネル層の順に小さくなるように形成され、前記第2~第Nのチャネル層上における第2のゲート電極のゲート長が、前記第2~第Nのチャネル層の順に大きくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。

【請求項4】
 
第1のゲート電極が設けられた領域における前記第1~第N-1のチャネル層のチャネル幅が、前記第1~第N-1のチャネル層の順に大きくなるように形成され、第2のゲート電極が設けられた領域における前記第2~第Nのチャネル層のチャネル幅が、前記第2~第Nのチャネル層の順に小さくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。

【請求項5】
 
前記第1及び第2のゲート電極は、絶縁膜を介して前記第1~第Nのチャネル層上に布設され、
第1のゲート電極が設けられた領域における前記第1~第N-1のチャネル層上の前記絶縁膜の膜厚が、前記第1~第N-1のチャネル層の順に小さくなるように形成され、第2のゲート電極が設けられた領域における前記第2~第Nのチャネル層上の前記絶縁膜の膜厚が、前記第2~第Nのチャネル層の順に大きくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2007041018thum.jpg
State of application right Registered
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