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SEMICONDUCTOR DEVICE meetings

Patent code P10A015735
File No. 2008-P32
Posted date Aug 31, 2010
Application number P2009-016547
Publication number P2010-176270A
Patent number P4524407
Date of filing Jan 28, 2009
Date of publication of application Aug 12, 2010
Date of registration Jun 11, 2010
Inventor
  • (In Japanese)▲高▼窪 かをり
  • (In Japanese)▲高▼窪 統
Applicant
  • (In Japanese)学校法人明治大学
Title SEMICONDUCTOR DEVICE meetings
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor device that is driven with a low power supply voltage, generates a stable reference voltage in response to the fluctuation of a power supply voltage, and prevents temperature coefficients of the reference voltage from being affected by a change in a parameter in a manufacturing process.
SOLUTION: In a semiconductor device, the drain terminal of a first MOSFET is connected to the source terminal of a second MOSFET, an inter-terminal section between the drain terminal of the first MOSFET and the source terminal of the second MOSFET is used as an output terminal, the source terminal of the first MOSFET is used as a reference potential, the gate terminal of the first MOSFET is connected to the gate terminal of the second MOSFET, an inter-terminal section between the gate terminal of the first MOSFET and the gate terminal of the second MOSFET is used as a first gate terminal, the substrate terminal of the first MOSFET is connected to the substrate terminal of the second MOSFET, and an inter-terminal section between the substrate terminal of the first MOSFET and the substrate terminal of the second MOSFET is used as a first substrate terminal.
Outline of related art and contending technology (In Japanese)


絶対温度に比例した(PTAT:Proportional To Absolute Temperature)基準電圧源は、集積回路上に温度センサやバンドギャップ基準電圧源を実現する際に必要となる重要なアナログ回路である。ところで、PTAT基準電圧源としては、弱反転状態で動作するMOSFETを利用した半導体装置として、特許文献1がある。特許文献1は、弱反転領域で動作するMOSFETのゲート端子とドレイン端子を接続してダイオード接続し、飽和する状態で動作させたMOSFETを組み合わせたPTAT基準電圧源を示している。特許文献1のPTAT基準電圧源では、PTAT基準電圧は、絶対温度及びMOSFETの形状によって決まる定数に比例し、指数動作状態における傾斜係数nに反比例する特性を示す。



しかし、近年のアナログ回路の低電源電圧化の要求にともない、基準電圧が集積回路の製造パラメータに影響されない低電源電圧駆動のPTAT基準電圧源が必要とされている。特許文献1に示されるゲート端子とドレイン端子が接続されたダイオード接続のMOSFETでは、ドレイン電圧の変化に伴ってゲート電圧も変化するために、MOSFETの動作状態はドレイン電圧により変化することになる。特に、近年の集積回路における低いしきい値のMOSFETにおいては、ドレイン電圧の設定範囲が著しく制限される。また、指数動作状態における傾斜係数nは、集積回路の製造パラメータおよびMOSFETの動作状態によって変動するパラメータであり、基準電圧の特性を劣化させるとともに、設計時の設定電圧の信頼性を劣化させる。

Field of industrial application (In Japanese)


本発明は、半導体装置、特に拡散電流を流す半導体素子を用いて集積回路上に構成される基準電圧源に関するものである。更に詳細に述べると、電源電圧の変動に対して安定な基準電圧源、絶対温度に比例する電圧を発生するPTAT基準電圧源、及びこの型の基準電圧源の利用に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
第1のMOSFETと第2のMOSFETを備えた半導体装置において、
前記第1のMOSFETのドレイン端子と前記第2のMOSFETのソース端子とを接続し、
前記第1のMOSFETのドレイン端子と前記第2のMOSFETのソース端子との端子間を出力端子とし、
前記第1のMOSFETのソース端子を基準電位とし、
前記第2のMOSFETのドレイン端子に所定の供給電圧を印加し、
前記第1のMOSFETのゲート端子と前記第2のMOSFETのゲート端子とを接続し、
前記第1のMOSFETのゲート端子と前記第2のMOSFETのゲート端子との端子間を第1のゲート端子とし、
前記第1のMOSFETの基板端子と前記第2のMOSFETの基板端子とを接続し、
前記第1のMOSFETの基板端子と前記第2のMOSFETの基板端子との端子間を第1の基板端子とし、
前記第1のゲート端子と前記第2のMOSFETのドレイン端子とが接続されておらず、
前記第1のMOSFETと前記第2のMOSFETとは同一構造のMOSFETであ
前記第1のゲート端子には、前記第1のMOSFET及び前記第2のMOSFETのゲート電極でのチャネル領域がフラットバンド状態から反転層が形成されない弱反転動作領域を満たす範囲の電圧が印加され、
前記第1の基板端子には、第1のMOSFETのソース側pn接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、 前記供給電圧には、前記第1及び第2のMOSFETがNMOSFETの場合は、前記基準電位に対して、正の電圧を印加され、
前記供給電圧には、前記第1及び第2のMOSFETがPMOSFETの場合は、前記基準電位に対して、負の電圧を印加されることを特徴とする半導体装置

【請求項2】
 
請求項1において、
前記第1及び第2のMOSFETがNMOSFETの場合は、前記供給電圧は、前記出力端子の出力電圧よりも所定値だけ大きく、
前記第1及び第2のMOSFETがPMOSFETの場合は、前記供給電圧は、前記出力端子の出力電圧よりも所定値だけ小さいことを特徴とする半導体装置。

【請求項3】
 
請求項1又は2において、
前記第1のゲート端子と前記前記第1のMOSFETのソース端子とを接続し、
前記第1の基板端子と前記第1のMOSFETのソース端子とを接続することを特徴とする半導体装置。

【請求項4】
 
請求項1又は2において、
第1のゲート端子と出力端子とを接続し、
前記第1の基板端子と前記第1のMOSFETのソース端子とを接続することを特徴とする半導体装置。

【請求項5】
 
請求項1乃至4のいずれか1項において、
前記半導体装置は、PTAT電圧発生回路、又は、バイアス電圧発生回路として利用されることを特徴とする半導体装置。

【請求項6】
 
請求項1乃至5のいずれか1項において、
前記第1のゲート端子と前記第2のMOSFETのドレイン端子と接続されておらずとは、前記第1のゲート端子と前記第2のMOSFETのドレイン端子との電位が異なっていることを特徴とする半導体装置。

【請求項7】
 
第1のMOSFETと第2のMOSFETを備えた半導体装置において、
前記第1のMOSFETのドレイン端子と前記第2のMOSFETのソース端子とを接続し、
前記第1のMOSFETのゲート端子と前記第2のMOSFETのゲート端子とを接続し、
前記第1のMOSFETのゲート端子と前記第2のMOSFETのゲート端子との端子間を第1のゲート端子とし、
前記第1のMOSFETの基板端子と前記第2のMOSFETの基板端子とを接続し、
前記第1のゲート端子と前記第2のMOSFETのソース端子とが接続されていない半導体装置をN個備え、(Nは2以上の整数)
k=1(kは自然数)からk=Nまでの前記半導体装置の前記第2のMOSFETのドレイン端子をそれぞれ接続し、所定の供給電圧を印加し、
k=1からk=Nまでの前記半導体装置の前記第1のMOSFETのゲート端子をそれぞれ接続し、それを基準電位とし、
k=1からk=Nまでの前記半導体装置の前記第1のMOSFETの基板端子をそれぞれ接続し、所定の電圧を印加し、
k=1からk=N-1までの前記半導体装置の前記第1のMOSFETのドレイン端子と前記第2のMOSFETのソース端子と端子間をk=2からk=Nまでの半導体装置の第1のMOSFETのソース端子に接続し、
k=Nの半導体装置の前記第1のMOSFETのドレイン端子と前記第2のMOSFETのソース端子との端子間を出力端子とし、
前記第1のMOSFETと前記第2のMOSFETとは同一構造のMOSFETであ
前記第1のゲート端子には、前記第1のMOSFET及び前記第2のMOSFETのゲート電極でのチャネル領域がフラットバンド状態から反転層が形成されない弱反転動作領域を満たす範囲の電圧が印加され、
前記第1の基板端子には、第1のMOSFETのソース側pn接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、 前記供給電圧には、前記第1及び第2のMOSFETがNMOSFETの場合は、前記基準電位に対して、正の電圧を印加され、
前記供給電圧には、前記第1及び第2のMOSFETがPMOSFETの場合は、前記基準電位に対して、負の電圧を印加されることを特徴とする半導体装置
IPC(International Patent Classification)
F-term
Drawing

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JP2009016547thum.jpg
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