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(In Japanese)変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法

Patent code P100000210
File No. ShIP-6004PCT-JP
Posted date Jun 5, 2009
Application number P2008-520635
Patent number P4817399
Date of filing Jun 8, 2007
Date of registration Sep 9, 2011
International application number JP2007061633
International publication number WO2007142327
Date of international filing Jun 8, 2007
Date of international publication Dec 13, 2007
Priority data
  • P2006-160152 (Jun 8, 2006) JP
Inventor
  • (In Japanese)川人 祥二
Applicant
  • (In Japanese)国立大学法人静岡大学
Title (In Japanese)変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法
Abstract (In Japanese)アナログ信号Viに応じた電荷を第1及び第2のキャパシタ25、27の各々に蓄積する。アナログ信号Viに対応したディジタル値(例えばD1、D0)を有するディジタル信号VDIGNを生成する。第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共にディジタル信号VDIGNに応じたアナログ信号VD/Aを第1のキャパシタ端25aに供給して、第1の変換値VOUT1を演算増幅回路21の出力21cに生成する。第1及び第3のキャパシタ25、27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に第2のキャパシタ端27aにアナログ信号VD/Aを供給して、第2の変換値VOUT2を演算増幅回路21の出力21cに生成する。
Outline of related art and contending technology (In Japanese)


非特許文献1および2には、パイプライン型のアナログディジタル変換器(ADC)が記載されており、アナログディジタル変換器の各ステージにはスイッチトキャパシタ回路を含む乗算型D/A変換器(MDAC)が用いられている。また、これらのアナログディジタル変換器はキャパシタを含んでおり、これらのキャパシタには不可避的にミスマッチが存在する。非特許文献1および2には、このミスマッチをキャンセルすることが記載されている。



非特許文献3には、入力アナログ信号からディジタル値に変換した後に、アナログディジタル変換器の各ステージに用いられるキャパシタのミスマッチを補正することが記載されている。



特許文献1には、多段型のアナログディジタル変換器(ADC)が記載されており、キャパシタのミスマッチをディジタル的に補正することが記載されている。特許文献2には、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制可能なパイプライン型A/D変換回路が記載されている。特許文献3には、高精度かつエリアペナルティの小さいA/Dコンバータが記載されている。A/Dコンバータは、パイプライン・ステージと、各ステージから提供されるビットデータにエラー補正処理を行いnビットのディジタル信号を生成するエラーコレクション回路とを含む。
【非特許文献1】
Bang Sup Song, Michael F. Tompsett, and Kadaba R. Lakshmikumar, “A 12 bit 1 Msample/s capacitor error averaging pipelined A/D converter,” IEEE Journal of Solid State Circuits, vol. 23, pp. 1324-1333, December 1988.
【非特許文献2】
You Chiu, “Inherently linear capacitor error-averaging techniquesfor pipelined A/D converters,“ IEEE Trans. Circuits and Systems II, vol. 47, no. 3, pp. 229-232, 2000.
【非特許文献3】
H. S. Chen, K. Bacrania, B. S. Song, “A 14b 20M Sample/s CMOS pipelined ADC,” Deg. Tech. Papers, IEEE Int. Solid-State Circuits Conf., pp. 46-47, 2000.
【特許文献1】
US Patent, No. 5,510,789
【特許文献2】
特開2004-343163号公報
【特許文献3】
特開2005-72844号公報

Field of industrial application (In Japanese)


本発明は、アナログディジタル変換器のための変換回路、この変換回路を含むアナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
アナログディジタル変換器のための変換回路であって、
入力アナログ信号を第1の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第1の期間と異なる第2の期間に受けるための第1の入力、前記入力アナログ信号を前記第1の期間に受けると共に前記変換アナログ信号を前記第1および第2の期間と異なる第3の期間に受けるための第2の入力、第1~第3のキャパシタ並びに演算増幅回路を有するゲインステージを備え、
前記第1の期間に、前記第1および第2のキャパシタが前記第1および第2の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第1および第2の入力を介してそれぞれ前記第1および第2のキャパシタに蓄積され、
前記第2の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第2のキャパシタが接続され、前記第1の入力を介して前記第1のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の出力に第1の演算値が生成されると共に前記第1の演算値が前記第3のキャパシタに格納され、
前記第3の期間に、前記第2のキャパシタが前記第2の入力と前記演算増幅回路の前記出力との間に接続されると共に前記演算増幅回路の出力と前記反転入力との間に前記第1および第3のキャパシタが接続され、前記第2の入力を介して前記第2のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第2の演算値が生成される、ことを特徴とする変換回路。
【請求項2】
 
前記入力アナログ信号を受ける入力と、
前記第1の入力と前記入力との間に接続されており前記第1の期間に前記入力アナログ信号のサンプリングを行うための第1のサンプリングスイッチと、
前記第2の入力と前記入力との間に接続されており前記第1の期間に前記入力アナログ信号のサンプリングを行うための第2のサンプリングスイッチと、
前記入力に接続されており、所定のビット数からなるディジタル信号を前記入力アナログ信号に応じて生成するサブA/D変換回路と、
前記サブA/D変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第2の期間および前記第3の期間に提供するための論理回路と、
前記論理回路に接続されており、前記第2および第3の期間に前記変換アナログ信号を提供するD/A変換回路と
を備え、
前記変換アナログ信号は前記制御信号に応じて生成される、ことを特徴とする請求項1に記載された変換回路。
【請求項3】
 
前記サブA/D変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項2に記載された変換回路。
【請求項4】
 
前記サブA/D変換回路は、前記入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項2に記載された変換回路。
【請求項5】
 
前記第1のキャパシタは、前記第1の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有し、
前記第2のキャパシタは、前記第2の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有し、
第3のキャパシタは、前記演算増幅回路の前記出力に接続された一端と他端とを有し、
前記ゲインステージは、
前記第2のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第2の期間に前記第2のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第1のスイッチと、
前記第1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第3の期間に前記第1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第2のスイッチと、
前記第3のキャパシタの前記他端と前記反転入力との間に接続されており前記第3の期間に前記第3のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第3のスイッチと、
前記第3のキャパシタの前記他端と基準電位線との間に接続されており前記第1および第2の期間に前記第3のキャパシタの前記他端に基準電位を提供するための第4のスイッチと
を含む、ことを特徴とする請求項1~請求項4のいずれか一項に記載された変換回路。
【請求項6】
 
前記ゲインステージは、
入力アナログ相補信号を前記第1の期間に受けると共に前記第2の期間に変換アナログ相補信号を受けるための第1の相補入力と、
前記入力アナログ相補信号を前記第1の期間に受けると共に前記第3の期間に前記変換アナログ相補信号を受けるための第2の相補入力と、
前記第1の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第4のキャパシタと、
前記第2の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第5のキャパシタと、
前記第5のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第2の期間に前記第5のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第5のスイッチと、
前記第4のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第3の期間に前記第4のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第6のスイッチと、
前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第6のキャパシタと、
前記第6のキャパシタの前記他端と前記非反転入力との間に接続されており前記第3の期間に前記第6のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第7のスイッチと、
前記第6のキャパシタの前記他端と基準電位線との間に接続されており前記第1および第2の期間に前記第6のキャパシタの前記他端に基準電位を提供するための第8のスイッチと
を含む、ことを特徴とする請求項5に記載された変換回路。
【請求項7】
 
第1のAD変換段を備え、前記第1のAD変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有しており、
一又は複数の第2のAD変換段を備え、前記第2のAD変換段の各々は、前段のAD変換段からの残余アナログ信号を受ける入力および当該AD変換段の残余アナログ信号を提供するアナログ出力を有しており、前記第1および第2のAD変換段は直列に接続されており、
前記第1のAD変換段は、請求項1から請求項6のいずれか一項に記載された変換回路を含み、
前記第1のAD変換段は、所定のビット数から成るディジタル信号を提供するディジタル出力を含み、
前記第2のAD変換段の各々は、前記所定のビット数から成るディジタル信号を提供するディジタル出力を含む、ことを特徴とするアナログディジタル変換器。
【請求項8】
 
前記第2のAD変換段は、請求項1から請求項6のいずれか一項に記載された変換回路を含む、ことを特徴とする請求項7に記載されたアナログディジタル変換器。
【請求項9】
 
前記第1のAD変換段の前記入力に接続されておりアナログ信号を保持するためのサンプル/ホールド回路と、
前記直列に接続された第1および第2のAD変換段のうちの最終変換段のアナログ出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のアナログディジタル変換回路と、
前記第1のAD変換段の前記ディジタル出力、前記第2のAD変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路と
を備え、
前記ディジタル論理回路は前記入力アナログ信号に対応したディジタル信号を提供する、ことを特徴とする請求項7または請求項8に記載されたアナログディジタル変換器。
【請求項10】
 
前記第2のAD変換段の数は1であり、
当該アナログディジタル変換器は、前記第1のAD変換段の前記入力と前記第2のAD変換段の前記アナログ出力との間に接続されたフィードバックスイッチを更に備える、ことを特徴とする請求項8に記載されたアナログディジタル変換器。
【請求項11】
 
前記第1のAD変換段の前記ディジタル出力および前記第2のAD変換段の前記ディジタル出力に接続されたディジタル論理回路を更に備え、
前記ディジタル論理回路は、前記入力アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する、ことを特徴とする請求項10に記載されたアナログディジタル変換器。
【請求項12】
 
アナログ信号を保持するためのサンプル/ホールド回路と、
前記第1のAD変換段の前記入力と前記サンプル/ホールド回路の出力との間に接続されておりサンプリング期間中に前記入力アナログ信号を提供するためのスイッチとを更に備え、
前記フィードバックスイッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第2のAD変換段の前記出力から前記第1のAD変換段の前記入力への経路を提供する、ことを特徴とする請求項10または請求項11に記載されたアナログディジタル変換器。
【請求項13】
 
ゲインステージを用いて、入力アナログ信号に対応したディジタル信号を生成する方法であって、前記ゲインステージは第1~第3のキャパシタおよび演算増幅回路を含み、前記第1および第2のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、
前記第3のキャパシタの一端は前記演算増幅回路の出力に接続されており、
当該方法は、
前記第1のキャパシタおよび前記第2のキャパシタの各々に、前記入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記入力アナログ信号に応じたディジタル信号を生成する第1のステップと、
前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第1のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第1の変換値を前記演算増幅回路の前記出力に生成し、前記第1および第2のキャパシタの前記電荷を再配置すると共に前記第1の変換値に対応する電荷を前記第3のキャパシタに蓄積する第2のステップと、
前記第1および第3のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第2のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1、第2および第3のキャパシタの前記電荷を再配置する第3のステップと
を備える、ことを特徴とする方法。
【請求項14】
 
当該ゲインステージにおける前記第2の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、
前記次段のゲインステージにおいて前記第1~第3のステップを行うステップとを更に備える、ことを特徴とする請求項13に記載された方法。
【請求項15】
 
前段のゲインステージにおいて前記第1~第3のステップを行うステップと、
前記前段のゲインステージの第2の変換値を前記アナログ信号として当該ゲインステージに提供するステップと
を更に備える、ことを特徴とする請求項13または請求項14に記載された方法。
IPC(International Patent Classification)
F-term
Drawing

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