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SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE meetings

Patent code P100000754
Posted date Jun 18, 2010
Application number P2010-032977
Publication number P2011-171456A
Patent number P5499357
Date of filing Feb 17, 2010
Date of publication of application Sep 1, 2011
Date of registration Mar 20, 2014
Inventor
  • (In Japanese)梶川 靖友
Applicant
  • (In Japanese)国立大学法人島根大学
Title SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE meetings
Abstract PROBLEM TO BE SOLVED: To provide a p-type semiconductor polycrystalline thin film having a high hole mobility and capable of forming the film on a plastic substrate at low film forming temperature for a material of a semiconductor layer for a thin film transistor.
SOLUTION: A method for manufacturing p-type GaSbyAs1-ypolycrystalline thin film 6 fulfilling a composition of Sb as 0.5<y<1 with a film-forming in vacuum deposition coincidentally supplying Ga, Sb, As atom with respective supplying volume JGa, JSb, JAsof respective gallium (Ga), antimony (Sb), arsenic (As) atom fulfilling the expression of Jsb<JGa<JAs+JSbon an amorphous or polycrystalline substrate 1 such as a glass, a plastic, or a stainless steel substrate at the temperature of the substrate not higher than 300°C.
Outline of related art and contending technology (In Japanese)



一般に、半導体多結晶薄膜では、結晶粒界にキャリヤに対するポテンシャル障壁が形成され、これが電気伝導に大きな影響をおよぼす。特に、半導体多結晶薄膜での移動度μは、結晶粒界でのポテンシャル障壁高さφにより、μ=μ0 exp(-φ/kT) という形で制限される。したがって、半導体多結晶薄膜中でキャリヤの移動度が高いためには、結晶粒界でのポテンシャル障壁が低くなければならない。





金属と半導体を接触させた場合にも、金属/半導体界面にポテンシャル障壁が形成され、これをショットキー障壁という。結晶粒界でのポテンシャル障壁もこれと似ており、結晶粒界でのポテンシャル障壁は、2つのポテンシャル障壁を背中あわせにしたダブルショットキー障壁と考えることができる。そして、結晶粒界での障壁高さも、金属/半導体界面におけるショットキー障壁の高さとほぼ等しいと考えられる。





図7は、IV族およびIII-V族半導体結晶と金(Au)との界面において、Auのフェルミ準位に対する半導体の伝導帯下端および価電子帯上端のエネルギーを半導体の格子定数に対しプロットしたものである(非特許文献1)。これを見ると、代表的なIII-V族化合物半導体であるGaAs、GaP、InPなどではAuのフェルミ準位がほぼ禁制帯中央に位置し、p形およびn形の両方に対し高いショットキー障壁が形成されることがわかる。これは界面において欠陥準位が発生し、そこにフェルミ準位がピン止めされるためと考えられている。この金属/半導体界面の場合と同様に、これらの半導体の多結晶の結晶粒界でも欠陥準位が発生し、そこにフェルミ準位がピン止めされてバンドが曲がり、高いポテンシャル障壁と空乏領域が形成されると考えられる。GaAs、GaP、InPなどのIII-V族半導体の多結晶で移動度が低いのは、その高いポテンシャル障壁のためである。





これに対し、InAsもIII-V族化合物半導体であるが、InAsではAuのフェルミ準位が伝導帯下端より上に位置し、n 形InAsに対してはショットキー障壁が形成されないことが図7からわかる。同様に、n 形InAs多結晶の結晶粒界においても電子に対するポテンシャル障壁が形成されず、結晶粒界による移動度の低下は小さいと考えられる。このような考察に基づき、本件発明者らはすでに、実際にInAs多結晶薄膜をガラス基板上に分子線蒸着法により形成することを行っており、300℃以下の低い基板温度において450cm2/Vs 以上の高い電子移動度を得ている(非特許文献2)。さらに、このような低い基板温度でもInAsの多結晶成長が可能であるという点に着目し、プラスチック上にInAs多結晶薄膜を形成することも行っており、やはり450cm2/Vs以上の高い電子移動度を得ている(同非特許文献2)。





ところで、デバイス応用を考えると、n形だけでなく、移動度の高いp形多結晶についてもこれをプラスチック上に形成できると有用である。プラスチック上に形成できるほどの低い成膜温度で形成できるp形半導体膜としては、SnO2の非晶質膜が提案されている(非特許文献3)。しかし、この膜での正孔移動度は、0.011cm2/Vsと非常に低い。ただし、SnO膜も575℃という高い基板温度で単結晶基板上に成長すれば、2.4cm2/Vsという正孔移動度を示す単結晶膜となることが報告されている(非特許文献4)。

また、酸化物半導体としては、ガラス基板上に基板温度200℃で堆積したCu2O多結晶膜が5.7cm2/Vsという比較的高い正孔移動度を示すことが最近報告された(非特許文献5)。





一方、p 形で高い正孔移動度を示す可能性のあるIII-V族半導体という観点から図7を見ると、GaSbでは界面でのフェルミ準位のピン止め位置が価電子帯上端に近接しており、正孔に対する粒界ポテンシャル障壁が低く、該GaSbよりなる多結晶薄膜での高い正孔移動度が期待される。実際、基板温度400~500℃で蒸着したGaSb多結晶薄膜で100cm2/Vs 以上の高い正孔移動度が報告されている(非特許文献6)。また、このような高い正孔移動度の結果としての高い電気伝導率を利用して、430~520℃で堆積したp形GaSb多結晶層が、InP系のヘテロ接合バイポーラトランジスタの低抵抗外部ベース層として検討されている(非特許文献7)。





ただし、プラスチック上に形成することを考えると、InAsと違ってGaSbは、400℃以下の低い基板温度でプラスチック上に化学量論的組成の単一相の結晶を成長することは困難である。一般に、III-V族半導体の気相または真空中の成膜では、III族元素よりV族元素の方が蒸気圧が高いため、V族元素過剰の状態で成膜が行われる。As過剰の条件の下でのInAsの成長においては、200℃程度の低い基板温度でも、Inと結合しなかった過剰なAsは表面から再蒸発するため、化学量論的組成の単一層の結晶が成長するのに対し、Sb過剰の条件の下でのGaSb成長においては、400℃以下の低い基板温度では、Sbの蒸気圧が低すぎてGaと結合しなかった過剰なSbも表面から再蒸発せず残ってしまうため、GaSb結晶のなかにSb結晶が混じった2相膜が形成されることになる。この場合、Sb結晶は半金属なのでこの2相膜は半導体膜として使うことはできない。





以上のように、プラスチック上に形成できるほどの低い成膜温度で形成できるp形半導体膜であって、しかも薄膜トランジスタ(TFT)用材料として十分高い10cm2/Vs以上の正孔移動度を示す半導体薄膜は、これまで見出されていなかった。





なお、従来、単結晶基板上へのGaSbAsの単結晶成長においても、400℃以上の高い基板温度で成膜されるのが普通であった。この時は、SbとAsの両方の原子が再蒸発するため、成膜されたGaSbAs単結晶中のSbとAsの原子比は、SbとAsの原子供給比とは異なっており、SbとAsの原子供給比が一定であっても基板温度が高くなるにつれてAsの組成が高くなることが知られている(非特許文献8)。





また、本件発明者らはすでに、n形チャネル層としてIn1-xGaxAs多結晶薄膜を用い、かつ、該In1-xGaxAs多結晶薄膜を300℃以下の基板温度で堆積して構成してなる接合ゲート形電界効果薄膜トランジスタを提案している(特許文献1)。





また、従来、ヘテロ接合バイポーラトランジスタにおいて、その製造プロセスにおいてベース/コレクタ間の寄生容量を低減し、なおかつベース寄生抵抗を低減することのできる構造として、図8に示される構造が提案されている(非特許文献9)。図8において、21はアンドープGaAs(100)基板、22はn +形GaAs層、23はn-形GaAs層、24はp+形GaAs層、25はn形エミッタ層、26はAuGe外部ベース電極、27はSiO2絶縁膜、28は多結晶膜、29はAuZn外部ベース電極、30はWSiエミッタ電極である。

Field of industrial application (In Japanese)



本発明は、半導体多結晶薄膜を有する半導体装置の製造方法に関するものであり、特に、低温堆積p形半導体多結晶薄膜を有する絶縁ゲート形電界効果薄膜トランジスタ、接合ゲート形電界効果薄膜トランジスタ、およびヘテロ接合バイポーラトランジスタ、及びそれらの製造方法に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
p形GaSbyAs1-y多結晶薄膜をp形層に用いる半導体装置の製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa, JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程、
を含むことを特徴とする半導体装置の製造方法。

【請求項2】
 
p形GaSbyAs1-y多結晶薄膜をp 形チャネル層として用いる絶縁ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが0.5<y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程を、
含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。

【請求項3】
 
請求項2に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記p形GaSbyAs1-y多結晶薄膜を堆積する工程は、前記基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの0.2倍以上、Sb原子の供給量JSb をJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。

【請求項4】
 
p形GaSbyAs1-y多結晶薄膜と、III-V族半導体多結晶薄膜とよりなる半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して真空蒸着により、前記III-V族半導体多結晶薄膜であるInAs, In1-xGxAs またはInAs1-zPz多結晶薄膜を堆積する第1の工程と、
該III-V族半導体多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜へのGa, Sb,及びAs原子の供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、前記InAs, In1-xGaxAs
またはInAs1-zPz多結晶薄膜におおよそ格子整合する、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する第2の工程と、
を含むことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。

【請求項5】
 
請求項4に記載の接合ゲート形電界効果薄膜トランジスタの製造方法において、
前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、In原子の供給量JIn をJGaの6.7倍、As 原子の供給量JAsをJGaの約10倍として、Ga, In, 及びAs原子を同時供給して、n形In0.87Ga0.13As多結晶薄膜を堆積する工程であり、
前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、In 原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、Sb原子の供給量JSbをJGaの0.8倍として、Ga, As, 及びSb原子を同時供給して、前記n形In0.87Ga0.13As多結晶薄膜におおよそ格子整合するp形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。

【請求項6】
 
III-V族半導体多結晶薄膜を、n形チャネル層として有し、かつ前記III-V族半導体多結晶薄膜上に絶縁ゲートを有する絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成y が0.5<y < 1を満たす、緩衝層となるp形GaSbyAs1-y多結晶薄膜を堆積する第1の工程と、
該p形GaSbyAs1-y多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して、前記p形GaSbyAs1-y多結晶薄膜におおよそ格子整合するIII-V族半導体多結晶薄膜を堆積する第2の工程と、
該III-V族半導体多結晶薄膜上に、ゲート絶縁膜及びゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。

【請求項7】
 
請求項6に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの約10倍、Sb原子の供給量JSbをJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程であり、
前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、Sb原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、In原子の供給量JIn を JGaの6.7倍として、Ga, As, 及びIn原子を同時供給して、前記p形GaSb0.8As0.2多結晶薄膜におおよそ格子整合するn形In0.87Ga0.13As多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。

【請求項8】
 
p形GaSbyAs1-y多結晶薄膜をp形外部ベース層として用いてなるヘテロ接合バイポーラトランジスタを製造する方法であって、
半導体単結晶基板上に所要の層を形成した後、該基板の温度を300℃以下として、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, As, Sb原子を同時供給して真空蒸着により、前記所要の層上に、前記p形外部ベース層となるp形GaSbyAs1-y多結晶薄膜を成膜する工程、
を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
IPC(International Patent Classification)
F-term
Drawing

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