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CACHE MEMORY AND METHOD FOR REDUCING POWER FOR CACHE MEMORY

Patent code P110001595
File No. 25
Posted date Mar 7, 2011
Application number P2003-118596
Publication number P2004-326330A
Patent number P3893463
Date of filing Apr 23, 2003
Date of publication of application Nov 18, 2004
Date of registration Dec 22, 2006
Inventor
  • (In Japanese)佐藤 寿倫
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title CACHE MEMORY AND METHOD FOR REDUCING POWER FOR CACHE MEMORY
Abstract PROBLEM TO BE SOLVED: To provide a cache memory which realizes the high speed characteristics of the operation and the reduction of the power consumed in leak currents.
SOLUTION: The cache memory is provided with a first memory, a second memory of a smaller capacity as compared with the first memory, and a leak current control circuit. When the second memory is active, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of a MOS transistor constituting the first memory is set as a first voltage, and a threshold voltage of a MOS transistor constituting the second memory is set as a second voltage lower than the first voltage. When the second memory is inactive, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of the MOS transistor constituting the first memory is set as the second voltage, and a threshold voltage of the MOS transistor constituting the second memory is set as the first voltage .
Outline of related art and contending technology (In Japanese)


キャッシュメモリは、主記憶とCPUとの間に設けられた小容量のメモリであり、CPUから主記憶へのアクセス速度を高速化する目的で使用される。したがって、キャッシュメモリはCPUの動作速度と同程度の高速性が要求される。キャッシュメモリに用いられる現在の主流である半導体回路は、CMOS回路であるが、一般に高速な半導体回路は消費電力が大きい。ここで、CMOS回路の消費電力は、充放電による電力消費、短絡電流による電力消費、そしてリーク電流による電力消費の3つに分類される。



近年、CMOS回路に供給する電源電圧の低下に伴うMOSトランジスタの閾値電圧の低下によって、CMOS回路のリーク電流による電力消費が急増し、この電力消費量を削減することが大きな課題となっている。CMOS回路のリーク電流は、MOSトランジスタの閾値電圧を高く保持したり、電源電圧を低く保持することによって抑制できるが、閾値電圧を高く保持したり、電源電圧を低く保持するとCMOS回路の動作速度が低下してしまう。



一方、充放電による消費電力を削減する試みには、特開平10-154098および特開平10-232830により開示されているループキャッシュがある。それらによれば、ループキャッシュは、フロー変化(COF)命令に応答して、キャッシュをアクティブ状態に遷移させるために状態遷移機械を用いる。フロー変化命令は、所定の変位未満の短い後方分岐(SBB:Short backward branch)である。所定の変位は、キャッシュ内のエントリ数未満であるので、キャッシュに全体的に収容可能なループをプログラムが実行している限り、キャッシュはアクティブ状態であり続けることができる。ループキャッシュは小容量であるため、充放電に要する電力を従来の大容量キャッシュに比べて小さくできる。しかしながら、これらの発明においては、リーク電流による電力消費には全く注意が払われていない。

Field of industrial application (In Japanese)


本発朋は、キャッシュメモリ及びキャッシュメモリの電力削減方法に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
第1のメモリと、この第1のメモリよりも容量の小さい第2のメモリと、リーク電流制御回路とを具え、
前記第2のメモリのアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの閾値電圧を第1の電圧とし、前記第2のメモリを構成するMOSトランジスタの閾値電圧を前記第1の電圧よりも小さい第2の電圧とし、
前記第2のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの閾値電圧を前記第2の電圧とし、前記第2のメモリを構成するMOSトランジスタの閾値電圧を前記第1の電圧とすることを特徴とする、キャッシュメモリ。

【請求項2】
 
前記第1のメモリ及び前記第2のメモリに対する分岐予測器を具え、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのアクティブ状態において、前記分岐予測器を構成するMOSトランジスタの閾値電圧を前記第1の電圧とし、前記第2のメモリのインアクティブ状態において、前記分岐予測器を構成する前記MOSトランジスタの閾値電圧を前記第2の電圧とすることを特徴とする、請求項1に記載のキャッシュメモリ。

【請求項3】
 
前記第2のメモリのアクティブ状態において、前記分岐予測器の状態の参照及び更新を実施しないことを特徴とする、請求項2に記載のキャッシュメモリ。

【請求項4】
 
第1のメモリと、この第1のメモリよりも容量の小さい第2のメモリと、リーク電流制御回路とを具え、
前記第2のメモリのアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの電源電圧を第2の電圧とし、前記第2のメモリを構成するMOSトランジスタの電源電圧を前記第2の電圧よりも大きい第1の電圧とし、
前記第2のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの電源電圧を前記第1の電圧とし、前記第2のメモリを構成するMOSトランジスタの電源電圧を前記第2の電圧とすることを特徴とする、キャッシュメモリ。

【請求項5】
 
前記第1のメモリ及び前記第2のメモリに対する分岐予測器を具え、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのアクティブ状態において、前記分岐予測器を構成するMOSトランジスタの電源電圧を前記第2の電圧とし、前記第2のメモリのインアクティブ状態において、前記分岐予測器を構成する前記MOSトランジスタの電源電圧を前記第1の電圧とすることを特徴とする、請求項4に記載のキャッシュメモリ。

【請求項6】
 
前記第2のメモリのアクティブ状態において、前記分岐予測器の状態の参照及び更新を実施しないことを特徴とする、請求項5に記載のキャッシュメモリ。

【請求項7】
 
第1のメモリと、この第1のメモリよりも容量の小さい第2のメモリと、リーク電流制御回路とを具えたキャッシュメモリの電力削減方法であって、
前記第2のメモリのアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの閾値電圧を第1の電圧とし、前記第2のメモリを構成するMOSトランジスタの閾値電圧を前記第1の電圧よりも小さい第2の電圧とする工程と、
前記第2のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの閾値電圧を前記第2の電圧とし、前記第2のメモリを構成するMOSトランジスタの閾値電圧を前記第1の電圧とする工程と、
を具えることを特徴とする、キャッシュメモリの電力削減方法。

【請求項8】
 
前記キャッシュメモリは、前記第1のメモリ及び前記第2のメモリに対する分岐予測器を具え、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのアクティブ状態において、前記分岐予測器を構成するMOSトランジスタの閾値電圧を前記第1の電圧とする工程と、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのインアクティブ状態において、前記分岐予測器を構成する前記MOSトランジスタの閾値電圧を前記第2の電圧とする工程と、
を具えることを特徴とする、請求項7に記載のキャッシュメモリの電力削減方法。

【請求項9】
 
前記第2のメモリのアクティブ状態において、前記分岐予測器の状態の参照及び更新を実施しないようにしたことを特徴とする、請求項8に記載のキャッシュメモリの電力削減方法。

【請求項10】
 
第1のメモリと、この第1のメモリよりも容量の小さい第2のメモリと、リーク電流制御回路とを具えるキャッシュメモリの電力削減方法であって、
前記第2のメモリのアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの電源電圧を第2の電圧とし、前記第2のメモリを構成するMOSトランジスタの電源電圧を前記第2の電圧よりも大きい第1の電圧とする工程と、
前記第2のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第1のメモリを構成するMOSトランジスタの電源電圧を前記第1の電圧とし、前記第2のメモリを構成するMOSトランジスタの電源電圧を前記第2の電圧とする工程と、
を具えることを特徴とする、キャッシュメモリの電力削減方法。

【請求項11】
 
前記キャッシュメモリは、前記第1のメモリ及び前記第2のメモリに対する分岐予測器を具え、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのアクティブ状態において、前記分岐予測器を構成するMOSトランジスタの電源電圧を前記第2の電圧とする工程と、
前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第2のメモリのインアクティブ状態において、前記分岐予測器を構成する前記MOSトランジスタの電源電圧を前記第1の電圧とする工程と
を具えることを特徴とする、請求項10に記載のキャッシュメモリの電力削減方法。

【請求項12】
 
前記第2のメモリのアクティブ状態において、前記分岐予測器の状態の参照及び更新を実施しないようにしたことを特徴とする、請求項11に記載のキャッシュメモリの電力削減方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2003118596thum.jpg
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