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(In Japanese)変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 achieved

Patent code P110001686
File No. 6012PCT/JP
Posted date Mar 10, 2011
Application number P2008-522609
Patent number P4482622
Date of filing Jun 27, 2007
Date of registration Apr 2, 2010
International application number JP2007062929
International publication number WO2008001818
Date of international filing Jun 27, 2007
Date of international publication Jan 3, 2008
Priority data
  • P2006-180655 (Jun 30, 2006) JP
Inventor
  • (In Japanese)梶原 誠司
  • (In Japanese)宮瀬 紘平
  • (In Japanese)温 暁青
  • (In Japanese)皆本 義弘
  • (In Japanese)伊達 博
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title (In Japanese)変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 achieved
Abstract (In Japanese)あらかじめ与えられた初期テストパターンを、その構成要素で検出できる遷移遅延故障の故障検出率を下げずに、論理値が異なるビット構成のテストパターンに変換する変換装置等を提供する。論理回路に対して予め与えられた初期テストパターン100aを論理値が異なるビット構成の中間テストパターン100bに変換する変換装置において、前記初期テストパターン100aの構成要素は少なくとも2つの連続して印加されるテストベクトルであり、前記構成要素の印加により検出される前記論理回路の故障の検出条件を満たす初期テストパターン100a中の論理値の組合せを決定する決定手段を備える。
Outline of related art and contending technology (In Japanese)


以下に、従来から提案されてきた縮退故障検出を前提とした、テストパターン内のドントケアの抽出手法について説明する。



図9は、一般的な論理回路におけるフルスキャン順序回路の模式図である。



一般に、半導体論理回路は主に順序回路である。順序回路は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ回路部1201と、回路の内部状態を記憶するフリップフロップ1203とを備える。この場合、組合せ回路部1201は、外部入力線(PI)、フリップフロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップフロップの入力線である擬似外部出力線(PPO)を有する。組合せ回路部1201への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものがある。また、組合せ回路部1201からの出力は、外部出力線に直接現れるものと擬似外部出力線に現れるものがある。



しかし、順序回路のフリップフロップ1203の出力線(擬似外部入力線)と入力線(擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ回路部1201をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。



上述の組合せ回路部1201のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計がある。フルスキャン設計とは、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成することである。スキャンフリップフロップの動作はスキャンインネーブル(SE)信号線で制御される。例えば、SE=0のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部1201からの値でスキャンフリップフロップの出力値が更新され、また、SE=1のとき、同じスキャンチェーンにある他のスキャンフリップフロップと1つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフロップに現存の値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンインネーブル(SE)信号線を共有するが、異なるスキャンチェーンのスキャンインネーブル(SE)信号線は同一の場合もあれば異なる場合もある。



フルスキャン順序回路の組合せ回路部のテストはスキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、スキャンインネーブル(SE)信号が論理値1にされているシフトモードで行われる。シフトモードにおいては、1つまたは複数のクロックパルスが与えられ、外部から1つまたは複数の新しい値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の1つまたは複数の値が外部へシフトアウトされる。スキャンキャプチャは、スキャンインネーブル(SE)信号が論理値0にされているキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に1つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り込まれる。



スキャンシフトは、擬似外部入力線を介して組合せ回路部1201へテストベクトルを印加するためと、擬似外部出力線を介して組合せ回路部1201からテスト応答を観測するために用いられる。また、スキャンキャプチャは、組合せ回路部1201のテスト応答をスキャンフリップフロップに取り込むために用いられる。すべてのテストベクトルに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部をテストすることができる。このようなテスト方式はスキャンテスト方式という。



スキャンテスト方式では、組合せ回路部1201へのテストベクトルの印加は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部1201からのテスト応答の観測は、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意のスキャンフリップフロップの出力値を観測することができるため、擬似外部出力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、自動テストパターン生成(以下、ATPGとする)プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。



図10は、テスト入力とテスト応答との関係を示した模式図である。



図10において、テストベクトルにドントケア(X)が存在する場合、それによってテスト応答にもドントケアが現れる。ドントケアが存在する原因は、1つまたは複数の縮退故障を検出するために、テスト入力の一部のビットのみに論理値が決まれば十分であることによる。このようなドントケアをもつテストベクトルは、テストキューブとも呼ばれ、ATPGまたはドントケア発見手法によって求められる。ドントケアには、自由に論理値0または1を割り当てることができる。



ドントケアを抽出する方法についての技術がいくつか開示されている(非特許文献1~非特許文献7)。ここでは、非特許文献1と非特許文献2の技術について簡単に説明する。



非特許文献1では、ビット独立と呼ばれる手法に基づいた方法について述べられている。まず、テストベクトルvは、vのみで検出可能なすべての故障F(v)を決定するために故障シミュレーションが実行される。次に、vの最初のビットを仮にドントケアとし、3値故障シミュレーションでF(v)が実際に検出可能かどうかを検証する。検出可能であればそのままドントケアとし、そうでなければ本来の値に戻す。これを全ビットについて繰り返すことにより、ドントケアを抽出する。



非特許文献2では、故障シミュレーションとATPGの処理手順の一部を用いて、可能な限り多くのドントケアの組合せを求める。ただし、初期テストパターンの故障検出率は維持される。以下に例を用いて簡単に説明する。図11は、テストパターン中のドントケアを決定する場合の例を示す回路図である。



縮退故障に対する初期テストパターンが与えられたとすると、その初期テストパターンの中のビットには反対の論理値に変えても故障検出率を低下させないビットがある。そのようなビットはドントケアとすることができる。例えば、図11において、テストベクトル<a,b,c,d>=<1,0,0,1>が与えられ、それは信号線eの1縮退故障のみを検出するテストベクトルであるとする。テストベクトル<a,b,c,d>=<1,0,0,1>は、信号線(a,b,c,d)に値(1,0,0,1)がそれぞれ印加されることを表す。テストベクトル<a,b,c,d>=<1,0,0,1>が信号線eの1縮退故障のみを検出できればよいため、信号線bまたはcの論理値0は不必要であり、どちらかの論理値はドントケアとすることができる。縮退故障を検出する条件は、故障の活性化と故障の伝搬を保証することである。



まず、図11の回路を故障の活性化について見てみると、信号線eの1縮退故障を検出するには信号線eに論理値0を割当てる必要がある。そのため信号線bまたはcのどちらか一方を論理値0にすることが必要であるが、もう一方の信号線は論理値0と1のどちらの値になっても活性化に影響を与えることはない。よって、その信号線の値はドントケアに変えることができる。この例では、信号線cに印加する論理値をドントケアとする。



次に故障の伝搬について見てみると、図11の回路図では故障箇所eから外部出力(hとi)まで2つの伝搬経路(e-f-hとe-g-i)がある。このように複数の伝搬経路がある場合、任意の基準で伝搬経路を選択することができる。この例では、伝搬経路e-f-hを選択する。この伝搬経路を活性化するために、信号線aには論理値1を印加する必要がある。それにより信号線eの1縮退故障は外部出力hに伝搬でき、検出が可能になる。よって残りの信号線dはドントケアとすることができる。結果得られたテストキューブ<a,b,c,d>=<1,0,X,X>はテストベクトル<a,b,c,d>=<1,0,0,1>と同じように、信号線eの1縮退故障を検出することが可能である。この例のようにして、テストパターン中のいくつかのビットは故障検出率を低下させずにドントケアに変えることができる場合がある。この非特許文献2の方法は、テストパターン中の全てのビットについてシミュレーションを行なうわけではないので、実行時間においては非特許文献1で提案された手法よりも格段に高速である。



【非特許文献1】
R.Sankaralingam,N.A.Touba、“Controlling peak power during scan testing”、Proceedings of the IEEE VLSI Test Symposium、pp.153-159、2002.
【非特許文献2】
S.Kajihara,K.Miyase、”On Identifying Don’t Care Inputs of Test Patterns for Combinational Circuits”、ICCAD-2001、pp.364-369、Nov.2001.
【非特許文献3】
A.El-Maleh,and,A.Al-Suwaiyan、“An efficient test relaxation technique for combinational & full-scan sequential circuits.”、Proceedings of IEEE VLSI Test Symposium、pp.53-59、April 2002.
【非特許文献4】
A.El-Maleh,and,K.Al-Utaibi、“An efficient test relaxation technique for synchronous sequential circuits.”、Proceedings of IEEE VLSI Test Symposium、pp.179,185、April 2003.
【非特許文献5】
Y.Higami,S.Kajihara,S.Kobayashi,Y.Takamatsu,and,I.Pomeranz、“A method to find don’t care values in test sequences for sequential circuits.”、Proceedings of IEEE International Conference on Computer Design、pp.397-399、Oct.2003.
【非特許文献6】
B.Koenemann,et.al.、“A smartBIST variant with guaranteed encoding.”、Proceedings of 10th Asian Test Symposium、pp.325-330、November 2001.
【非特許文献7】
H.-G.Liang,S.Hellebrand,and,H.-J.Wunderlich、“Two-dimensional test data compression for scan-based deterministic BIST.”、Proceedings of IEEE International Test Conference、pp.894-901、November 2001.

Field of industrial application (In Japanese)


本発明は、変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体に関し、特に、論理回路に対して予め与えられたテストパターンを論理値が異なるビット構成のテストパターンに変換する変換装置等に関する。

Scope of claims (In Japanese)
【請求項1】
 
論理回路に対して予め与えられた遷移遅延故障を検出する複数のテストベクトルを有するテストパターンを前記論理回路に印加する前に論理値が異なるビット構成の前記遷移遅延故障を検出する新たなテストパターンに変換する変換装置において、
前記予め与えられたテストパターンの構成要素は連続して前記論理回路に印加されることが予定されたN個(N≧2)のテストベクトルであり、且つ、前記構成要素を構成するN個(N≧2)のテストベクトルは互いのビット間の関係が反転関係に限られず且つそれぞれのビット配列が交互にビット反転するものに限られないテストベクトルであり、
前記構成要素の印加により検出される前記論理回路の遷移遅延故障の検出条件をN時刻展開回路(N≧2)により定め、この検出条件を満たす前記予め与えられたテストパターン中の論理値の組み合わせであってドントケアとできないビットについての論理値の組合せを決定する決定手段を備え、
前記決定手段は前記遷移遅延故障の検出条件である信号値変化前に必要となる初期条件及び変化後の信号値を確認する条件の二つの条件のいずれをも満たすテストパターン中の論理値の組合せを決定する、変換装置。

【請求項2】
 
前記決定手段により決定された論理値の組合せに含まれないビットの論理値をドントケアとするドントケア決定手段を備えた、請求項1記載の変換装置。

【請求項3】
 
論理回路に対して予め与えられた所定の故障を検出する複数のテストベクトルを有するテストパターンを前記論理回路に印加する前に論理値が異なるビット構成の前記故障を検出する新たなテストパターンに変換する変換方法において、
前記予め与えられたテストパターンの構成要素は連続して前記論理回路に印加されることが予定されたN個(N≧2)のテストベクトルであり、且つ、前記構成要素を構成するN個(N≧2)のテストベクトルは互いのビット間の関係が反転関係に限られず且つそれぞれのビット配列が交互にビット反転するものに限られないテストベクトルであり、
決定手段が前記構成要素の印加により検出される前記論理回路の故障の検出条件を満たす前記予め与えられたテストパターン中の論理値の組み合わせであってドントケアとできないビットについての論理値の組合せを決定する決定ステップを含み、
前記決定ステップは、前記論理回路の故障の検出条件をN時刻展開回路(N≧2)により定め、この検出条件を満たす前記予め与えられたテストパターン中の論理値の組合せを決定する、変換方法。

【請求項4】
 
前記決定ステップは前記決定手段が前記故障の検出条件である信号値変化前に必要となる初期条件及び変化後の信号値を確認する条件の二つの条件のいずれをも満たすテストパターン中の論理値の組合せを決定する、請求項3記載の変換方法。

【請求項5】
 
前記決定ステップにより前記決定手段が決定した論理値の組合せに含まれないビットの論理値をドントケアとするドントケア決定ステップを含む、請求項3又は4記載の変換方法。

【請求項6】
 
請求項3から5のいずれかに記載の変換方法をコンピュータに実行させることが可能なプログラム。

【請求項7】
 
請求項6記載のプログラムをコンピュータが実行することが可能にて記録した記録媒体。
IPC(International Patent Classification)
F-term
Drawing

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State of application right Registered
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