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THREE-DIMENSIONAL INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME commons

Patent code P110001827
Posted date Mar 17, 2011
Application number P2010-125040
Publication number P2010-226131A
Patent number P5263747
Date of filing May 31, 2010
Date of publication of application Oct 7, 2010
Date of registration May 10, 2013
Inventor
  • (In Japanese)野口 隆
Applicant
  • (In Japanese)国立大学法人 琉球大学
Title THREE-DIMENSIONAL INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME commons
Abstract PROBLEM TO BE SOLVED: To provide a three-dimensional integrated circuit device having a thin-film semiconductor layer formed on a glass substrate.
SOLUTION: The three-dimensional integrated circuit device 10 has a structure in which two single crystal or semi-single crystal thin-film semiconductor layers 13, 16 are formed on the glass substrate 11 via an interlayer insulating layer 14. The thin-film semiconductor layer 13 as a lower first layer and the thin-film semiconductor layer 16 as an upper second layer are made of different materials, the two thin-film semiconductor layers 13, 16 are connected by an epitaxial layer 15 formed by filling an opening formed in the interlayer insulating layer 14, and a surface portion of the epitaxial layer 15 is a layer made of the same material as that of the thin-film semiconductor layer 16 as the second layer. Active elements Tr21, Tr22 are formed on one or more layers of the thin-film semiconductor layers 13, 16 as the first and second layers.
Outline of related art and contending technology (In Japanese)


LSI等の集積回路装置において、新しい機能を実現することや、高集積化を実現することが要望されている。
そのため、従来行われてきた、スケーリング則(比例縮小)に沿った微細化に対して、それに代わる手法が検討されている。



SRAMセルにおいては、高集積化を実現する構造として、多結晶シリコン(ポリシリコン)から成るTFT(薄膜トランジスタ)によって基本メモリセルを構成し、従来のシリコンウエハ上に集積されたLSI上に3次元的に積層させて高集積化させる、いわゆるTFTスタック型構造が提案されている。



しかしながら、このTFTスタック型構造は、製造コストの問題や、微細な多結晶シリコンTFTの素子特性ばらつきの問題があった。
そのため、従来の平面的な2次元CMOSバルク型構造に戻り、フォトグラフィに依存する微細化技術によって集積化が進められている。



最近、動作電圧の更なる低減や高密度化への要求が強まったこともあって、特性ばらつきの少ない、単結晶並みの高性能のTFTを、より高密度に集積させる方法が望まれている。



一方、TFTの平面ディスプレイ等への応用として、ガラス上のパネルにTFTを作製する技術が、急激に進展してきている。
この分野では、LSIと同様に、微細化、高性能化、さらにシステム機能化の実現が、新製造プロセスの開発も含めて求められている。
そして、一つのガラス基板上に、ディスプレイとしての画素及び周辺回路のみだけでなく、センサ、メモリ、A/Dコンバータ、D/Aコンバータ、CPU等、様々な機能システムが集積される、いわゆるSoG(System on Glass )を目指して、低温形成プロセスによるシリコンTFTを基にした、研究開発が進んでいる。



シリコン基板やSOI(Silicon on insulator)基板上にTFTを形成した場合、シリコンのウエハを使用するため、基板が不透明であり、面積もウエハの大きさ以下に限られる。
その代わり、製造の際に1,000℃以上の工程も可能であり、熱酸化で絶縁膜(酸化膜)を形成することが可能である。また、ウエハがシリコン単結晶であるため、結晶が作りやすく、エピタキシーが容易である。



これに対して、ガラス基板上にTFTを形成した場合、ガラスが透明であり、また大面積とすることが可能であり、集積回路装置をフレキシブルな構成とすることができる。
しかし、製造の際に高温の工程を行うことはできず、また基板がガラスであるため、結晶が作りにくい。



ガラス基板上の3次元構造としては、ガラス基板上の3次元不揮発性ドットTFTメモリアレイや、紫外領域のパルスレーザによる強誘電体膜の実現による3次元1T1C(1トランジスタ1キャパシタ)TFTアレイが提案されている。
しかし、この構造では、トランジスタ等の能動素子が形成されるシリコン薄膜が、1層のみとなっているため、さらなる集積化が難しい。



ところで、アモルファスの薄膜半導体層は、成膜性が良いが、加熱ができない。
また、アモルファス層内では、電子等のキャリアの移動度が低い。そのため、アモルファス層に形成できるトランジスタは、スイッチング用など高速動作が必要ないものに限られる。
従って、高速動作が必要なTFTを形成するためには、薄膜半導体層を結晶とする必要があり、結晶の薄膜半導体層を成膜するか、アモルファスの薄膜半導体層を結晶化する工程を行うか、いずれかの方法を採用することになる。



ガラス基板上にシリコン結晶薄膜を形成する方法として、2層のアモルファスシリコン薄膜層をSiO2基板上に堆積させ、固体YAGレーザを照射させて結晶化させる方法が提案されている(非特許文献1参照)。
この方法によって、上部シリコン層の結晶化を効率よく行うことで、上部シリコン層のみではあるが、多結晶薄膜が形成され、高移動度のTFT特性が得られる。



ガラス基板上にCMOSトランジスタを形成する場合、ポリシリコン(多結晶シリコン)TFTが、現状では唯一可能な構成である。
そして、このポリシリコンTFTでは、結晶粒を増大させることにより、特性を左右する伝導キャリアの移動度を向上させてきた(例えば、特許文献1参照)。

Field of industrial application (In Japanese)


本発明は、3次元集積回路装置の製造方法に係わる。

Scope of claims (In Japanese)
【請求項1】
 
ガラス基板上に、アモルファスの第1層の薄膜半導体層を形成する工程と、
前記アモルファスの第1層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第1層の薄膜半導体層を形成する工程と、
前記第1層の薄膜半導体層上に層間絶縁層を形成した後、前記層間絶縁層に前記第1層の薄膜半導体層に達する開口を形成する工程と、
前記層間絶縁層の前記開口内に、エピタキシャル層をエピタキシャル成長させる工程と、
前記層間絶縁層及び前記エピタキシャル層上に、前記第1層の薄膜半導体層とは材料が異なる、アモルファスの第2層の薄膜半導体層を形成する工程と、
前記アモルファスの第2層の薄膜半導体層を結晶化して、単結晶もしくは準単結晶の第2層の薄膜半導体層を形成する工程とを少なくとも有し、
前記エピタキシャル層をエピタキシャル成長させる工程において、ガスの流量比を変えて前記エピタキシャル層を成長させることにより、前記エピタキシャル層の表面部を前記第2層の薄膜半導体層と同じ材料の層とし、
前記第1層の薄膜半導体層及び前記第2層の薄膜半導体層のうち、1層以上の前記薄膜半導体層に能動素子を形成する
ことを特徴とする3次元集積回路装置の製造方法。

【請求項2】
 
前記第1層の薄膜半導体層の材料がSiであり、前記第2層の薄膜半導体層の材料がGeであることを特徴とする請求項1に記載の3次元集積回路装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2010125040thum.jpg
State of application right Registered
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