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METHOD OF EVALUATING CRYSTAL PARTICLE SIZE AND PARTICLE SIZE DISTRIBUTION IN METAL LAYER AND METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE USING THE SAME meetings

Patent code P110002585
File No. S2010-1085-N0
Posted date May 9, 2011
Application number P2011-022414
Publication number P2012-163392A
Patent number P5747406
Date of filing Feb 4, 2011
Date of publication of application Aug 30, 2012
Date of registration May 22, 2015
Inventor
  • (In Japanese)稲見 隆
  • (In Japanese)大貫 仁
Applicant
  • Ibaraki University
Title METHOD OF EVALUATING CRYSTAL PARTICLE SIZE AND PARTICLE SIZE DISTRIBUTION IN METAL LAYER AND METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE USING THE SAME meetings
Abstract PROBLEM TO BE SOLVED: To achieve a method of evaluating a crystal particle size and a particle size distribution in a metal layer nondestructively and online.
SOLUTION: The method includes: a step A of acquiring a diffraction peak obtained by X-ray irradiation to a metal layer which has a crystalline texture and has the diffraction peak in a specific orientation with respect to X rays; a step B of obtaining an area average column length and a volume average column length on the basis of the diffraction peak; and a step C of obtaining a logarithmic normal distribution of a crystal particle size from the area average column length and the volume average column length.
Outline of related art and contending technology (In Japanese)


半導体集積回路装置はムーアの法則で言われている3年で集積度が4倍になるというハイスピードで高集積度化が進められている。この集積度向上のための目安になっているのが国際半導体技術ロードマップ(International Technology Roadmap for Semiconductor)で、2007年版(ITRS 2007 Edition)のMPU(Micro Processing Unit)の配線を例に挙げると、集積度を向上するために配線幅の目標値が2007年は68nm、2010年は45nm、2013年は32nm、2015年は25nm、2018年は18nmとなっており、高速動作を確保するために抵抗率の目標値は夫々3.43μΩcm、4.08μΩcm、4.83μΩcm、5.58μΩcm、6.70μΩcmとなっている。



このように半導体集積回路装置における配線幅の減少に伴いその抵抗が増加し、動作特性特に動作速度が大きく低下する。抵抗増加の原因としては、配線の通電断面積の減少と配線内の結晶粒径の微細化が考えられ、抵抗低減のために結晶粒の粗大化が検討されている。このため、配線内の平均粒径及び粒径分布の評価が重要になり、容易で正確な評価方法が求められている。配線内の粒径分布の評価方法として、集束イオンビーム式断面加工装置により配線層の一部に断面を形成し、これを走査型電子顕微鏡で観察する方法(特許文献1)、半導体チップ上に設けた被測定用配線に電流密度の異なる電流を複数回印加し、電圧モニターにより配線の電圧を測定して抵抗増加量を求め、電流密度及び抵抗増加量に基づいて平均グレインサイズを求める方法(特許文献2)が提案されている。

Field of industrial application (In Japanese)


本発明は配線導体として広く使用される金属層の結晶粒径及び粒径分布評価方法並びにそれを用いた半導体集積回路装置の製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
多数個の領域に区分され、区分された領域が素子チップ領域及びモニターチップ領域となり、少なくとも前記素子チップ領域にはpn接合が形成された半導体ウエハを準備する工程、
前記半導体ウエハの前記素子チップ領域上に絶縁膜と結晶組織を有し特定の面方位においてX線回折ピークを持つ金属からなる配線層を交互に成膜し、前記モニターチップ領域上に前記絶縁膜と前記金属層を必要数成膜する工程、
前記半導体ウエハの前記モニターチップ領域上に形成された前記金属層にX線を照射して得られるX線回折ピークから前記金属層の結晶粒径及び粒径分布を評価する工程、を備え、
前記結晶粒径及び粒径分布を評価する工程が、前記金属層にX線を照射して回折ピークを入手する第1のステップと、前記回折ピークに基づいて面積平均コラム長及び体積平均コラム長を求める第2のステップと、前記面積平均コラム長及び前記体積平均コラム長から結晶粒径の対数正規分布を求める第3のステップと、から成る、
ことを特徴とする半導体集積回路装置の製造方法。

【請求項2】
 
前記金属層がアルミニウム、銅又はそれらを主成分とする合金から選ばれた金属である、
ことを特徴とする請求項1記載の半導体集積回路装置の製造方法。

【請求項3】
 
前記モニターチップ領域上に形成される前記金属層は前記素子チップ領域上に形成される前記金属層と同じ工程で形成され、前記モニターチップ領域の単位面積当たりの金属層の総質量が銅配線の場合は9×10-6g/cm2以上であり、アルミニウム配線の場合は3.6×10-5g/cm2以上である、
ことを特徴とする請求項1又は2記載の半導体集積回路装置の製造方法。

【請求項4】
 
前記金属層は前記絶縁膜に形成された幅100nm以下のトレンチに形成された配線層である、
ことを特徴とする請求項12又は3記載の半導体集積回路装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2011022414thum.jpg
State of application right Registered
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