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ARRAY PROCESSOR commons

Patent code P110002675
Posted date May 24, 2011
Application number P2009-094620
Publication number P2009-289256A
Patent number P5519951
Date of filing Apr 9, 2009
Date of publication of application Dec 10, 2009
Date of registration Apr 11, 2014
Priority data
  • P2008-119884 (May 1, 2008) JP
Inventor
  • (In Japanese)スタニスラフ セドゥーキン
  • (In Japanese)宮崎 敏明
  • (In Japanese)黒田 研一
Applicant
  • (In Japanese)公立大学法人会津大学
Title ARRAY PROCESSOR commons
Abstract PROBLEM TO BE SOLVED: To quickly execute three-dimensional discrete orthogonal transform and three-dimensional inverse discrete orthogonal transform, without installing a circuit dedicated for replacing data.
SOLUTION: This array processor 1 is formed with a conceptual three-dimensional arrangement state using processing elements PE, and input terminals and output terminals of the respective processing elements PE are connected in a torus form. Each processing element PE outputs a result of integration to one axial-directional processing element PE, and outputs computation data of the integration to the other axial-directional processing element PE. The processing element PE having acquired the computation result or the like carries out integration computation, and outputs respectively a computation result and the computation data to the other adjacent processing elements PE. This processing is carried out in all the processing elements PE connected in a torus form, and is executed three times in different axial directions.
Outline of related art and contending technology (In Japanese)



従来より、画像を空間座標から周波数座標に変換する処理方式として二次元直交変換処理が知られている。この二次元直交変換処理は、デジタル技術の進んだ今日において大変多く用いられる変換処理であり、例えば、JPEG等の画像圧縮技術や動画圧縮技術等においても多く用いられている。さらに、時間軸を考え三次元のデータに対して周波数座標に変換する三次元直交変換も古くから動画圧縮への応用が考えられている。





次述する式(1)は、一般的な三次元離散直交変換処理に用いられる数式を示している。

【数1】








ここで、n1,n2,n3は、0以上n-1以下の整数値(つまり、0≦n1≦n-1,0≦n2≦n-1,0≦n3≦n-1)であり、k1,k2,k3は、0以上n-1以下の整数値(つまり、0≦k1≦n-1,0≦k2≦n-1,0≦k3≦n-1)である。また、C(n1,k1),C(n2,k2),C(n3,k3)はサイズがn×nの二次元係数行列を示し、X(n1,n2,n3)はサイズn×n×nの三次元入力データ行列を示し、Y(k1,k2,k3)はサイズn×n×nの三次元直交変換後のデータを表す行列である。





式(1)に示す数式において、C(n1,k1),C(n2,k2),C(n3,k3)に記録される具体的な値を変更することにより、さまざまな直交変換の方式、例えば、JPEGで採用されている離散コサイン変換(DCT:Discrete Cosine Transform)の他に、ウォルシュ・アダマール変換(WHT:Walsh-Hadamard Transform)、離散フーリエ変換(DFT:Discrete Fourier Transform)、離散サイン変換(DST:Discrete Sine Transform)などの変換処理を実行することが可能となっている。





このような三次元離散直交変換処理をコンピュータを用いて演算する場合には、メモリに格納した係数Cと入力データXとを虫食い的に何度もアクセスする必要があり、膨大なデータアクセスの発生により処理の高速化が困難であるという問題があった。このような問題を回避するために、一次元の離散直交変換専用回路を3つ用い、それぞれを接続して三次元離散直交変換処理を実現する方法が提案されている(例えば、特許文献1参照)。

Field of industrial application (In Japanese)



本発明は、アレイプロセッサに関し、より詳細には、積和演算処理を行うプロセッシングエレメントを各軸方向に配設して概念的な三次元配置状態に形成し、各プロセッシングエレメントに設けられる入力端子と隣接する他のプロセッシングエレメントに設けられる出力端子とを前記軸方向に対応させてトーラス状に接続させたアレイプロセッサに関する。

Scope of claims (In Japanese)
【請求項1】
 
積和演算機能を備えたプロセッシングエレメントを3つの軸方向にそれぞれn個ずつ配設することにより概念的な三次元配置状態を形成し、
各プロセッシングエレメントに対して、前記軸方向に対応付けられた入力端子と出力端子とを各軸方向に対応付けて3組設け、同一軸方向に隣接配置される一のプロセッシングエレメントの当該軸方向における入力端子と他のプロセッシングエレメントの当該軸方向における出力端子とを接続することにより、各プロセッシングエレメントの3組の入力端子および出力端子を軸方向に対応させてそれぞれトーラス状に接続し、
各プロセッシングエレメントでは、前記積和演算機能に基づいて積和演算を行った演算結果を、一の軸方向に対応する出力端子より当該一の軸方向に隣接する他のプロセッシングエレメントに出力すると共に、前記積和演算を行う際に用いた演算データを他の軸方向に対応する出力端子より当該他の軸方向に隣接する他のプロセッシングエレメントに出力し、
前記演算結果と演算データとをそれぞれ異なる軸方向に隣接する他のプロセッシングエレメントより取得したプロセッシングエレメントでは、取得した前記演算結果と演算データとを用いて積和演算を行い、当該積和演算に基づく演算結果と前記演算データとを、それぞれ取得した入力端子に対応する出力端子よりそれぞれの軸方向に隣接する他のプロセッシングエレメントに対し出力することにより、一の軸方向に対してトーラス状に接続された全てのプロセッシングエレメントにおいて第一周期目のn回の積和演算処理を互いに同期させて実行し、
該第一周期目のn回の積和演算処理の後に、各プロセッシングエレメントでは、前記演算結果を出力する出力端子の軸方向を変更すると共に、当該軸方向の変更に対応させて前記演算データを出力する出力端子の軸方向を変更して、第二周期目のn回の積和演算処理を互いに同期させて実行し、
該第二周期目のn回の積和演算処理の後に、各プロセッシングエレメントでは、前記演算結果を出力する出力端子の軸方向を、第一周期目および第二周期目と異なる軸方向に変更すると共に、当該軸方向の変更に対応させて前記演算データを出力する出力端子の軸方向を第一周期目および第二周期目と異なる軸方向に変更して、第三周期目のn回の積和演算処理を互いに同期させて実行することによって、
三次元直交変換処理を実行するアレイプロセッサであって、
前記各プロセッシングエレメントは、
前記積和演算に用いられる被演算値を記憶する1つの被演算値記憶手段と、
前記入力端子を介して入力された前記演算結果または前記演算データを記憶する3つの入力情報記憶手段と、
前記積和演算機能による演算方法に対応して決定される定数値を記憶する3つの定数値記憶手段と、
前記演算結果と前記演算データと前記被演算値と前記定数値とのいずれかを用いて積和演算を行う演算処理手段と、
前記3つの入力端子のいずれかより入力された情報を前記入力情報記憶手段または前記被演算値記憶手段のいずれかに案内する入力スイッチ手段と、
前記演算データおよび前記演算処理手段により積和演算が行われた演算結果を前記3つの出力端子のいずれかよりそれぞれ出力させる出力スイッチ手段と、
前記被演算値記憶手段と前記入力情報記憶手段と前記定数値記憶手段とのいずれかより3つのデータを読み出して前記演算処理手段に案内するセレクタ手段と、
前記入力スイッチ手段、前記出力スイッチ手段および前記セレクタ手段の制御を行う制御手段と
を有し、
前記制御手段は、前記演算結果が前記入力端子を介して入力された場合に、前記入力スイッチ手段を制御して当該演算結果を前記入力情報記憶手段のいずれかに案内し、前記セレクタ手段を制御して当該入力情報記憶手段より読み出された演算結果を前記演算処理手段に案内し、一周期においてまだn回の演算処理が行われていない場合には、前記出力スイッチ手段を制御して前記演算処理手段により積和演算が行われた演算結果を、前記演算結果が入力された前記入力端子に対応する軸方向の出力端子より出力し、一周期においてn回目の演算処理が行われた場合には、前記出力スイッチ手段を制御して前記演算処理手段により積和演算が行われた演算結果を、前記演算結果が入力された前記入力端子とは異なる軸方向の出力端子より出力する
ことを特徴とするアレイプロセッサ。
IPC(International Patent Classification)
F-term
Drawing

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JP2009094620thum.jpg
State of application right Registered
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