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CLOCKING DEVICE

Patent code P110002729
File No. S2010-0173-N0
Posted date Jun 6, 2011
Application number P2009-265382
Publication number P2011-107098A
Patent number P5499356
Date of filing Nov 20, 2009
Date of publication of application Jun 2, 2011
Date of registration Mar 20, 2014
Inventor
  • (In Japanese)梅澤 憲司
  • (In Japanese)中西 繁光
Applicant
  • (In Japanese)公立大学法人大阪
Title CLOCKING DEVICE
Abstract PROBLEM TO BE SOLVED: To provide a clocking device measuring a plurality of times.
SOLUTION: The time digital conversion device includes: a clock generation circuit 3 for outputting a start signal STA; a time signal generation circuit 4 for setting each time signal TM1-TM4 at ’H’ level from a time when the start signal STA is output until a time when stop signals ST1-ST4 are input, and clocking circuits 5-8 for measuring a time during which each time signal TM1-TM4 is set at the ’H’ level. Consequently, four times from the time when the start signal STA is output until the time when the stop signals ST1-ST4 are input, are measured.
Outline of related art and contending technology (In Japanese)

従来より、試料表面にパルス状の荷電粒子を照射して原子を放出させ、その原子が検出器に到達するまでの飛行時間を測定し、その飛行時間から原子の質量を求める質量分析装置が知られている(たとえば、特許文献1参照)。

Field of industrial application (In Japanese)

この発明は計時装置に関し、特に、時間を測定する計時装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
スタート信号を出力する第1の信号発生回路と、
前記第1の信号発生回路から前記スタート信号が出力された後にN個(ただし、Nは2以上の整数である)のストップ信号が順次入力される入力端子と、
前記スタート信号に応答してN個の時間信号を第1の論理レベルにし、前記入力端子を介して入力された前記N個のストップ信号に応答してそれぞれ前記N個の時間信号を第2の論理レベルにする第2の信号発生回路と、
それぞれ前記N個の時間信号に対応して設けられ、各々が、対応の時間信号が前記第1の論理レベルにされてから前記第2の論理レベルにされるまでの時間を測定するN個の計時回路とを備え
前記第2の信号発生回路は、直列接続されたN個のフリップフロップを含み、
各フリップフロップは、前記スタート信号に応答して前記第1の論理レベルをデータ出力端子に出力し、
初段のフリップフロップのデータ入力端子は前記第2の論理レベルを受け、
各フリップフロップは、1つのストップ信号が入力される毎に、データ入力端子の論理レベルを取り込んでデータ出力端子に出力し、
前記N個の時間信号は、それぞれ前記N個のフリップフロップの出力信号である、計時装置。

【請求項2】
 
さらに、クロック信号を発生する第3の信号発生回路を備え、
各計時回路は、
対応の時間信号が前記第1の論理レベルにされたことに応じて前記クロック信号のパルス数のカウントを開始し、対応の時間信号が前記第2の論理レベルにされたことに応じて前記クロック信号のパルス数のカウントを停止し、カウント値を示す信号を出力するカウンタを含む、請求項1に記載の計時装置。

【請求項3】
 
各計時回路は、さらに、ラッチ指示信号に応答して前記カウンタの出力信号を取り込み、取り込んだ信号を出力指示信号に応答して出力するラッチ回路を含み、
前記カウンタのカウント値はクリア信号に応答してクリアされ、
前記第1の信号発生回路は、計時の開始を指令する計時指令信号に応答して、前記ラッチ指示信号を各ラッチ回路に出力し、前記クリア信号を各カウンタに出力した後に、前記スタート信号を出力し、
前記計時装置は、
さらに、前記スタート信号に応答して、計時中であることを示すビジー信号を予め定められた時間だけ活性化レベルにする第4の信号発生回路と、
前記ビジー信号が活性化レベルにされている期間において、N個の前記ラッチ回路にそれぞれN個の前記出力指示信号を順次与える第5の信号発生回路とを備える、請求項2に記載の計時装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2009265382thum.jpg
State of application right Registered
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