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METHOD AND APPARATUS FOR WRITING DATA TO OPTICAL RECONSTRUCTION TYPE GATE ARRAY

Patent code P110003039
File No. RSP53P12
Posted date Jun 15, 2011
Application number P2002-223857
Publication number P2004-064017A
Patent number P3649711
Date of filing Jul 31, 2002
Date of publication of application Feb 26, 2004
Date of registration Feb 25, 2005
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title METHOD AND APPARATUS FOR WRITING DATA TO OPTICAL RECONSTRUCTION TYPE GATE ARRAY
Abstract PROBLEM TO BE SOLVED: To provide an algorithm and a circuit capable of reducing power consumption of an optical circuit when writing data to an optical reconstruction type gate array.
SOLUTION: At rewriting a holographic optical memory, the reconstruction data which was previously written is compared to the reconstruction data to be written next time. The reconstruction data to be written next time is determined to be close to the reconstruction data which was previously written or to the data acquired by inverting that reconstruction data. If it is close to the reconstruction data which was previously written, only a difference part from it is irradiated with light. If it is close to the data which is acquired by inverting the reconstruction data which was previously written, the reconstruction bit of an inversion bit is irradiated with light while the difference part from the reconstruction data which is acquired by inverting the reconstruction data that was previously written is irradiated with light.
Outline of related art and contending technology (In Japanese)


近年、FPGA(Field Programmable Gate Array)を使用して動的に回路を変更する再構成型プロセッサや再構成型ニューラルネットワークなど、再構成型ハードウエアの研究が盛んに行われている。



FPGAは、AND素子やOR素子といった論理演算回路を構成するロジックセルの集合(ロジックブロック)と、各ロジックセルをどのような回路にするかを決める配線であるスイッチングマトリクスとで構成されている。



実際のFPGAでは、スイッチングマトリクスの情報や内部の回路情報を高密度のRAMのセルとして蓄えており、その蓄えた情報によって、所望の回路として動作するようになっている。これらのRAMは、電源を切るとメモリの内容が失われてしまうので、次に動作する場合、必ず、構成とか再構成(configuration)とかという作業が必要になる。また、同じFPGAを用いて異なる演算をする場合も、演算の前に再構成を行うことが必要となる。



従来のFPGAでは、(シリアル)ROM等からユーザが望む回路構成を電気的にダウンロードして実装(構成・再構成:プログラム)する方式をとる。このダウンロードはシリアルバスもしくは数ビットのバスによって行われ、一般的に1回につき数十msの時間が必要になる。



このため、ダイナミックにFPGA上の回路をその都度変更しながら使用する、再構成型ハードウエア演算器として使用することには難点があった。
従来の多くのFPGAでは、ユーザ回路に使用する配線エリアを出来る限り広く開放するために、プログラムを入れるために使用する回路の配線エリアが最小となるよう設計する。多くの場合、ユーザ回路が格納されるメモリーは直列に接続され、それに対する書き込みはシリアル的に1クロックに1ビットずつ転送する方式をとる。高速な構成・再構成、つまり高速にメモリにデータを書き込むためには、このシリアルバスのバス幅を広くすればよいが、そうするとユーザに開放できる配線リソースが減少し、本来のプログラマブルゲートアレイの柔軟な回路設計が可能であるという利点が減少する。



FPGAというのはそもそもユーザに全ての回路エリアを開放することが目的である。チップの回路エリアも全部開放して、ユーザに使ってもらうのが一番望ましい。そうすると、チップ単価も安くできる。ユーザが使うゲートの数はチップによって決まる。そのチップの面積の何割をユーザに開放するかは非常に重要なことである。ただ、FPGAは、プログラムできるようにしているために、プログラムするための回路、データを流し込むための回路が必ず必要になる。高速な書き込みを行うために、バス幅を大きくしたり複数のラインにすればスループットが上がるが、それを実現するには膨大な配線リソースを要する。そうすると、限られたエリアでのユーザが利用できるゲート数が減ってきて、本来のFPGAのメリットが削減されることになる。



再構成には時間がかかるが、ユーザにできる限り回路を開放したいというのが現在のFPGAの基本思想である。このような基本思想に従えば、再構成に時間がかかることは、既存の電気回線を使用している限り、避けようがない。



一方、LSIの製造工程では一般に不純物による製造不良が多く発生するため、大きなダイサイズにした場合、それだけ不良を含む可能性が高くなりコスト増を招いている。その理由により巨大なダイサイズのLSI、FPGAは未だ実現されていない。FPGA等のプログラムデバイスを用い、不良部位を回避したプログラムを行うことで、不良を含むが安価で大規模であるLSIが実現できると期待されている。しかし、既存のFPGAでは構成・再構成を行う回路がシリアルにつながっており、この部位に不良が発生するとデバイスの殆どのエリアが使用できなくなるため、未だ不良を含むデバイスの使用は実現できていない。



そこで本発明らは先に、論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム素子とを平面状のチップ上に搭載したゲートアレイにおいて、プログラム素子をフォトダイオード等の受光素子で構成した光再構成型ゲートアレイを特願2001-157573号において開示した。図4はその概略構成を示すもので、図中2は受光素子としてのフォトダイオード、3はフォトダイオード2を充電するFET、5は電源、6はレーザ、7は光メモリとしてのホログラムメモリである。



この光再構成型ゲートアレイを再構成するに際しては、チップ上に光メモリ7を配置し、この光メモリ7に光を照射して、受光素子2のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。
光メモリ7としては、プログラムに応じた明暗のパターンを形成した透光性フィルム(光ROM)や、明暗のパターンが切り替え可能なホログラムメモリ(光RAM)とすることができる。



光RAMとしてホログラムメモリ7を使うと、照射角によってパターンを変えることができ、また複数のパターンで頻繁な再構成をかける拡張性がある。具体的には、レーザ光の角度を変えてやる技術を使うことで実現が可能である。構成・再構成時間が短くなれば、最適な回路情報を必要な時に実装し、即処理を行い、そして再構成を行うといった繰り返し処理が可能になりハードウエア資源を有効に、そして柔軟に使用することができる。



このように、光再構成型ゲートアレイは、従来シリアルによって行われていた再構成(プログラム)回路を受光素子に置き換えることで、光によって並列的に再構成を行うデバイスである。本デバイスでは瞬間的に再構成ができることから、ソフトウエア処理をハードウエア回路として実装することができる。このため、既存の固定ハードウエア型のコンピュータとは比較にならない高速な処理が可能になる。

Field of industrial application (In Japanese)


本発明は、光再構成型ゲートアレイへのデータ書き込み方法および装置に関する。

Scope of claims (In Japanese)
【請求項1】
 論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に搭載したゲートアレイの前記ロジックセルを再構成するに際し、前記チップ上にホログラムメモリを配置し、このホログラムメモリに光を照射して、前記受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、前記ロジックセルを再構成する光再構成型ゲートアレイへのデータ書き込み方法において、
前記ホログラムメモリの書き換えの際に、前回書き込んだ再構成データと次に書き込む再構成データとを比較し、次に書き込む再構成データが前回書き込んだ再構成データとその前回書き込んだ再構成データを反転したデータのいずれに近いかを判断し、前回書き込んだ再構成データに近ければ、それとの差異部分のみ光を照射し、前回書き込んだ再構成データを反転したデータの方に近ければ、反転ビットの再構成ビットに光を照射すると同時に、前回書き込んだ再構成データを反転した再構成データとの差異部分に光を照射することを特徴とする光再構成型ゲートアレイへのデータ書き込み方法。
【請求項2】
 論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に搭載したゲートアレイと、前記チップ上に配置されるホログラムメモリと、このホログラムメモリに光を照射して、前記受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、前記ロジックセルを再構成する手段とを備えた光再構成型ゲートアレイへのデータ書き込み装置において、
前記ホログラムメモリの書き換えの際に、前回書き込んだ再構成データと次に書き込む再構成データとを比較する手段と、次に書き込む再構成データが前回書き込んだ再構成データとその前回書き込んだ再構成データを反転したデータのいずれに近いかを判断する手段と、前回書き込んだ再構成データに近ければ、それとの差異部分のみ光を照射し、前回書き込んだ再構成データを反転したデータの方に近ければ、反転ビットの再構成ビットに光を照射すると同時に、前回書き込んだ再構成データを反転した再構成データとの差異部分に光を照射する手段とを備えたことを特徴とする光再構成型ゲートアレイへのデータ書き込み装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2002223857thum.jpg
State of application right Registered
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