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OPTICAL RECONFIGURED GATE ARRAY AND ITS RESETTING METHOD commons

Patent code P110003194
File No. RSP53P11
Posted date Jun 17, 2011
Application number P2003-271062
Publication number P2005-033017A
Patent number P4033818
Date of filing Jul 4, 2003
Date of publication of application Feb 3, 2005
Date of registration Nov 2, 2007
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title OPTICAL RECONFIGURED GATE ARRAY AND ITS RESETTING METHOD commons
Abstract PROBLEM TO BE SOLVED: To provide an optical reconfigured gate array capable of achieving a reset function by using a dimensionally reduced circuit, and to provide its resetting method.
SOLUTION: For a CLB reconfiguration in this optical reconfigured gate array, the multiplicity of configuration logic blocks CLB for constituting a logic operation circuit, and the multiplicity of program setting light receiving elements for setting an operating program on the configuration logic blocks CLB, are arranged on a flat chip; and light is applied to the holographic memories arranged on the flat chip for the simultaneous irradiation of the light receiving elements with hologram-dependent optical signals, respectively. Further, in this optical reconfigured gate array, a wiring region 17 is provided to surround each of the configuration logic blocks CLB, a switching matrix SM is provided at each of the locations where wiring regions 17 cross each other, an input/output block I/O is provided in each of the switching matrixes SM positioned in the wiring regions 17 running along the edges of the flat chip, and switching means such as photodiodes with an optical reset function are arranged only in the CLB output buffer sections and in the input/output buffer sections of the input/output blocks I/O.
Outline of related art and contending technology (In Japanese)


近年、FPGA(Field Programmable Gate Array)を使用して動的に回路を変更する再構成型プロセッサや再構成型ニューラルネットワークなど、再構成型ハードウエアの研究が盛んに行われている。



FPGAは、AND素子やOR素子といった論理演算回路を構成するロジックセルの集合(ロジックブロック)と、各ロジックセルをどのような回路にするかを決める配線であるスイッチングマトリックスとで構成されている。



実際のFPGAでは、スイッチングマトリックスの情報や内部の回路情報を高密度のRAMのセルとして蓄えており、その蓄えた情報によって、所望の回路として動作するようになっている。これらのRAMは、電源を切るとメモリの内容が失われてしまうので、次に動作する場合、必ず、構成とか再構成(configuration)とかという作業が必要になる。また、同じFPGAを用いて異なる演算をする場合も、演算の前に再構成を行うことが必要となる。



従来のFPGAでは、(シリアル)ROM等からユーザが望む回路構成を電気的にダウンロードして実装(構成・再構成:プログラム)する方式をとる。このダウンロードはシリアルバスもしくは数ビットのバスによって行われ、一般的に1回につき数十msの時間が必要になる。



このため、ダイナミックにFPGA上の回路をその都度変更しながら使用する、再構成型ハードウエア演算器として使用することには難点があった。
従来の多くのFPGAでは、ユーザ回路に使用する配線エリアを出来る限り広く開放するために、プログラムを入れるために使用する回路の配線エリアが最小となるよう設計する。多くの場合、ユーザ回路が格納されるメモリーは直列に接続され、それに対する書き込みはシリアル的に1クロックに1ビットずつ転送する方式をとる。高速な構成・再構成、つまり高速にメモリにデータを書き込むためには、このシリアルバスのバス幅を広くすればよいが、そうするとユーザに開放できる配線リソースが減少し、本来のプログラマブルゲートアレイの柔軟な回路設計が可能であるという利点が減少する。



FPGAというのはそもそもユーザに全ての回路エリアを開放することが目的である。チップの回路エリアも全部開放して、ユーザに使ってもらうのが一番望ましい。そうすると、チップ単価も安くできる。ユーザが使うゲートの数はチップによって決まる。そのチップの面積の何割をユーザに開放するかは非常に重要なことである。ただ、FPGAは、プログラムできるようにしているために、プログラムするための回路、データを流し込むための回路が必ず必要になる。高速な書き込みを行うために、バス幅を大きくしたり複数のラインにすればスループットが上がるが、それを実現するには膨大な配線リソースを要する。そうすると、限られたエリアでのユーザが利用できるゲート数が減ってきて、本来のFPGAのメリットが削減されることになる。



再構成には時間がかかるが、ユーザにできる限り回路を開放したいというのが現在のFPGAの基本思想である。このような基本思想に従えば、再構成に時間がかかることは、既存の電気回線を使用している限り、避けようがない。



一方、LSIの製造工程では一般に不純物による製造不良が多く発生するため、大きなダイサイズにした場合、それだけ不良を含む可能性が高くなりコスト増を招いている。その理由により巨大なダイサイズのLSI、FPGAは未だ実現されていない。FPGA等のプログラムデバイスを用い、不良部位を回避したプログラムを行うことで、不良を含むが安価で大規模であるLSIが実現できると期待されている。しかし、既存のFPGAでは構成・再構成を行う回路がシリアルにつながっており、この部位に不良が発生するとデバイスの殆どのエリアが使用できなくなるため、未だ不良を含むデバイスの使用は実現できていない。



そこで本発明らは先に、論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム素子とを平面状のチップ上に搭載したゲートアレイにおいて、プログラム素子をフォトダイオード等の受光素子で構成した光再構成型ゲートアレイ(ORGA:Optically Reconfigurable Gate Array)を特開2002-353317号公報(特許文献1)において開示した。
光再構成型ゲートアレイは、従来シリアルで行われていた再構成(プログラム)回路を受光素子に置き換えることで、光によって並列的に構成・再構成を行うデバイスである(例えば非特許文献1参照)。



この光再構成型ゲートアレイを再構成するに際しては、チップ上に光メモリを配置し、この光メモリに光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。
光メモリとしては、プログラムに応じた明暗のパターンを形成した透光性フィルム(光ROM)や、明暗のパターンが切り替え可能なホログラムメモリ(光RAM)とすることができる。



光RAMとしてホログラムメモリを使うと、照射角によってパターンを変えることができ、また複数のパターンで頻繁な再構成をかけることができるという拡張性がある。具体的には、レーザ光の角度を変えてやる技術を使うことで実現が可能である。構成・再構成時間が短くなれば、最適な回路情報を必要な時に実装し、即処理を行い、そして再構成を行うといった繰り返し処理が可能になりハードウエア資源を有効に、そして柔軟に使用することができる。



このように、光再構成型ゲートアレイは、光によって並列的に再構成を行うデバイスであり、瞬間的に再構成ができることから、ソフトウエア処理をハードウエア回路として実装することができる。このため、既存の固定ハードウエア型のコンピュータとは比較にならない高速な処理が可能になる。



しかし、この光再構成型ゲートアレイでは、高速な光による書き込みが必要なことと、またその光回路の数が莫大なことから、その光回路が消費する電力が問題となっている。



光再構成型ゲートアレイの光回路が消費する電力は式(1)によって算出できる。この式では、N個の光回路を周波数fCで動かし、全てのパターンを平均的に照射する場合について示したもので、光再構成型ゲートアレイのコンフィギュレーション(再構成)に要する全消費電力PORGAを示す。



【数1】



式中、hはプランク定数(=6.62608×10-34Js)、νはレーザの周波数(s-1)、eは電子1個の電荷量(=1.60×10-19J/V)、Vは電源電圧(V)を示す。



光再構成型ゲートアレイではホログラムメモリを交換するときに、その位置決め許容誤差が極端に小さくならないように大きく受光部を設計する。一方で、他の回路のゲート負荷は、LSIプロセス技術の進歩による微細化により、著しく小さくなってきている。このため、回路のゲートに比較し、受光部の接合容量は現状でも10倍~100倍以上になる。また、レーザ効率ηL(<0.1)、ホログラム回折効率ηD(<0.01)、フォトディテクタの量子効率ηQ(<1)、レーザの波長λ(=c/ν=850nm)、回路動作電圧V(=5V)の条件下では、式(1)のカッコの中の値が約300倍程度になることが分かっている。



よって、接合容量CJと合わせて光回路部の消費電力を考察すると、光回路の1個分の消費電力は、通常のゲート1個の消費電力と比較して3000~30000倍程度になる。



光再構成型ゲートアレイでは、消費電力の主要な部分を光回路が占めるため、この光再構成部の低消費電力化が非常に重要である。



そこで本発明者らは、光再構成型ゲートアレイへのデータ書き込みの際の消費電力を低減することのできる差動型光再構成型ゲートアレイを提案し、特願2002-223857号において開示した。



この再構成部の光回路を図8に示す。この光回路は、Tフリップフロップ1と、フォトディテクタ2と、それを充電するためのFET3と、反転出力を作るEXOR(排他的論理和回路)4から構成される。これは、フォトディテクタ2に光照射があると、Tフリップフロップ1が反転する回路である。また、正規の再構成ビットに加えて1ビット余分の光回路(数字に′を付けている回路)を含んでおり、この光回路によって、Tフリップフロップ1の値をそのまま出力するか、それとも反転したものを出力するかを決定する。これが反転ビットIvに相当するビットとなる。



このように、差動型光再構成型ゲートアレイにおいては、ホログラムメモリの書き換えの際に、前回書き込んだ再構成データと次に書き込む再構成データの差分情報をホログラムメモリに記憶することで、差異部分のみに光を照射する。これにより、書き換えの度に全面を照射するよりも低消費電力化を図ることができる。



【特許文献1】
特開2002-353317号公報
【非特許文献1】
J.マンブル、G.パノトプーロス、D.サルティス、シン・アン、F.H.モク、スアト・エイ、「光学的プログラマブルゲートアレイ」国際光光学会会報誌4089(2000)763-771(Mumbru, J., Panotopoulos, G., Psaltis, D., Xin An, Mok, F.H., Suat Ay: Optically Programmable Gate Array, Proc. SPIE - Int. Soc. Opt. Eng. 4089 (2000) 763-771)

Field of industrial application (In Japanese)


本発明は、ゲートアレイの記憶素子全てに対して同時にリセットを行う回路を備えた光再構成型ゲートアレイおよびそのリセット方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
論理演算回路を構成するコンフィギュレーション・ロジックブロックと、このコンフィギュレーション・ロジックブロックに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、前記チップ上に配置されたホログラムメモリに光を照射して、前記受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、前記コンフィギュレーション・ロジックブロックを再構成する光再構成型ゲートアレイにおいて、
前記各コンフィギュレーション・ロジックブロックの周囲に配線領域を設け、配線領域の交差部にスイッチングマトリックスを設け、前記チップの端部の配線領域に位置するスイッチングマトリックスに入出力ブロックを設け、
かつ、前記コンフィギュレーションブロックの出力バッファ部と前記入出力ブロックの入出力バッファ部のみに、光リセット機能を持つスイッチング手段を配置したことを特徴とする光再構成型ゲートアレイ。

【請求項2】
 
論理演算回路を構成するコンフィギュレーション・ロジックブロックと、このコンフィギュレーション・ロジックブロックに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、前記各コンフィギュレーション・ロジックブロックの周囲に配線領域を設け、配線領域の交差部にスイッチングマトリックスを設け、前記チップの端部の配線領域に位置するスイッチングマトリックスに入出力ブロックを設け、前記コンフィギュレーションブロックの出力バッファ部と前記入出力ブロックの入出力バッファ部のみに、光リセット機能を持つスイッチング手段を配置した光再構成型ゲートアレイのリセット方法であって、
まず、全てのコンフィギュレーション・ロジックブロックの内部状態を、前記スイッチングマトリックスのスイッチを異なる周期のオンオフ信号で駆動したときの出力信号に基づいて決定し、内部状態がオンであるコンフィギュレーション・ロジックブロックの受光素子のみに光を照射して内部状態をオフにすることを特徴とする光再構成型ゲートアレイのリセット方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2003271062thum.jpg
State of application right Registered
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