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TRANSFORMING DEVICE, TRANSFORMING METHOD, PROGRAM RUN BY COMPUTER FOR EXECUTING THIS TRANSFORMING METHOD, AND RECORDING MEDIUM STORING THIS PROGRAM

Patent code P110003535
File No. RX05P17
Posted date Jun 23, 2011
Application number P2005-346613
Publication number P2007-155339A
Patent number P5017603
Date of filing Nov 30, 2005
Date of publication of application Jun 21, 2007
Date of registration Jun 22, 2012
Inventor
  • (In Japanese)温 暁青
  • (In Japanese)梶原 誠司
  • (In Japanese)宮瀬 絋平
  • (In Japanese)皆本 義弘
  • (In Japanese)伊達 博
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title TRANSFORMING DEVICE, TRANSFORMING METHOD, PROGRAM RUN BY COMPUTER FOR EXECUTING THIS TRANSFORMING METHOD, AND RECORDING MEDIUM STORING THIS PROGRAM
Abstract PROBLEM TO BE SOLVED: To provide a transforming device or the like, which transforms a test vector set so as to reduce differences of logical values occurring before and after scan capture about outputs of a scan cell contained in a full-scan sequence circuit.
SOLUTION: The transforming device 400 for transforming the test vector set corresponding to the full-scan sequence circuit comprises: a setting section 402 for setting a candidate bit which may become a don't-care bit having no need for being cared, and a fixed bit which is not allowed to become the don't-care bit, in a condition based on an input/output relation of a logic circuit under a prescribed constraint, in order to specify the don't-care bit from each test vector in the test vector set; and a logical value deciding section 404 which decides a logical value for the don't-care bit in consideration of relations between two or more pairs of bits, for a test cube including the don't-care bit specified by the setting section 402.
Outline of related art and contending technology (In Japanese)


図14に示すように、半導体論理回路は、設計、製造、テストの三段階を経て出荷される。ここで、テストとは、製造された半導体論理回路に対してテストベクトルを印加し、半導体論理回路からテスト応答を観測し、それを期待テスト応答と比較して良品、不良品の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路の品質、信頼性及び製造コストを大きく左右する。



一般に、半導体論理回路は主に順序回路である。順序回路は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ回路部と、回路の内部状態を記憶するフリップフロップとよりなる。この場合、組合せ回路部は、外部入力線(PI)、フリップフロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップフロップの入力線である擬似外部出力線(PPO)を有する。組合せ回路部への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものからなる。また、組合せ回路部からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものからなる。



順序回路の組合せ回路部をテストするために、組合せ回路部の外部入力線と擬似外部入力線から所要のテストベクトルを印加し、組合せ回路部の外部出力線と擬似外部出力線からテスト応答を観測する必要がある。1つのテストベクトルは、外部入力線と擬似外部入力線に対応するビットからなる。また、1つのテスト応答は、外部出力線と擬似外部出力線に対応するビットからなる。



しかし、順序回路のフリップフロップの出力線(擬似外部入力線)と入力線(擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ回路部をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。



上述の組合せ回路部のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計がある。フルスキャン設計とは、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成することである。スキャンフリップフロップの動作はスキャンインネーブル(SE)信号線で制御される。例えば、SE=0のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップフロップの出力値が更新され、また、SE=1のとき、同じスキャンチェーンにある他のスキャンフリップフロップと1つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフロップに現存の値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンインネーブル(SE)信号線を共有するが、異なるスキャンチェーンのスキャンインネーブル(SE)信号線は同一の場合もあれば異なる場合もある。



フルスキャン順序回路の組合せ回路部のテストはスキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、スキャンインネーブル(SE)信号が論理値1にされているシフトモードで行われる。シフトモードにおいては、1つまたは複数のクロックパルスが与えられ、外部から1つまたは複数の新しい値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の1つまたは複数の値が外部へシフトアウトされる。スキャンキャプチャは、スキャンインネーブル(SE)信号が論理値0にされているキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に1つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り込まれる。



スキャンシフトは、擬似外部入力線を介して組合せ回路部へテストベクトルを印加するためと、擬似外部出力線を介して組合せ回路部からテスト応答を観測するために用いられる。また、スキャンキャプチャは、組合せ回路部のテスト応答をスキャンフリップフロップに取り込むために用いられる。すべてのテストベクトルに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部をテストすることができる。このようなテスト方式はスキャンテスト方式という。



スキャンテスト方式では、組合せ回路部へのテストベクトルの印加は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部からのテスト応答の観測は、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意のスキャンフリップフロップの出力値を観測することができるため、擬似外部出力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、自動テストパターン生成(ATPG)プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。



上述のスキャンテスト方式が有効性を有しているにもかかわらず、通常動作時よりテスト時の消費電力が非常に大きいという問題点が存在する。半導体論理回路がCMOS回路で構成されていれば、消費電力としては、漏れ電流による静的消費電力と、論理ゲートやフリップフロップのスイッチング動作による動的消費電力とがある。さらに、後者の動的消費電力は、シフト操作時におけるシフト消費電力と、キャプチャ操作時におけるキャプチャ消費電力とがある。



1つのテストベクトルに対して、スキャンシフト時に与えられるクロックパルスの数は一般に多い。例えば、あるスキャンチェーン内のすべてのスキャンフリップフロップに新しい値を設定するために、最大の場合にスキャンフリップフロップ個数分のクロックパルスを与える必要がある。このため、シフト消費電力が大きくなり、過度な発熱を引き起こすことがある。それによって、半導体論理回路装置を損壊する恐れがある。シフト消費電力の低減手法が盛んに研究されている。



一方、1つのテストベクトルに対して、スキャンキャプチャ時に必要なクロックパルスの数は一般に1つのスキャンチェーンにつき1つである。そのため、スキャンキャプチャ消費電力による発熱は問題にならない。しかし、キャプチャモードにおいて、擬似外部出力線に現れる組合せ回路部のテスト応答がスキャンフリップフロップに取り込まれるとき、テスト応答値とスキャンフリップフロップの現在値が異なれば、対応するスキャンフリップフロップの出力値が変化する。このような出力変化スキャンフリップフロップの数が多ければ、論理ゲートとスキャンフリップフロップのスイッチング動作によって、電源電圧が一時的に低下する。この現象はIR(I:電流、R:抵抗)ドロップ現象とも呼ばれる。IRドロップ現象により回路が誤動作し、誤ったテスト応答値がスキャンフリップフロップに取り込まれることがある。これによって、通常時には正常に動作できる半導体論理回路は、テスト時に不良品として判定されてしまうという誤テストが発生する。その結果として、歩留りが低下する。特に、半導体論理回路が超大規模化、超微細化、低電源電圧化した場合、誤テストによる歩留り低下は顕著である。従って、キャプチャ消費電力の低減が必要である。



テスト時に単一クロック信号を用いる場合には、クロックゲーティング手法を用いてスキャンキャプチャ消費電力を低減することができるが、半導体論理回路の物理設計への影響が大きい。また、テスト時に多重クロック信号を用いる場合には、ワンホット手法もしくは多重クロック手法でスキャンキャプチャ消費電力を低減することができるが、前者はテストデータ量が著しく増大し、後者はテストベクトル生成に膨大なメモリ消費が必要になるなどATPGへの負担が大きい。従って、スキャンキャプチャ消費電力の低減においては、物理設計への影響、テストデータ量の増加、及びATPGへの負担が小さい手法が望ましい。



他方、ドントケアビットを有するテストキューブはATPGプログラムによるテストベクトルの生成過程で現れることが多い。これに対して、論理ビット(論理値0又は論理値1を持つビット)のみを含み、ドントケアビットを含まないテスト入力をテストベクトルと呼ばれる。また、ドントケアビットを有しないテストベクトルの集合が与えられる場合、その集合の故障検出率を変えずに、一部のテストベクトルの一部ビットをドントケアビットにすることができる。つまり、ドントケアビット特定プログラムによってテストキューブを得ることもできる。テストキューブが存在する原因は、フルスキャン順序回路の組合せ回路部内の1つ又は複数の対象故障を検出するために、外部入力線と擬似外部入力線における一部のビットに必要な論理値を設定すれば十分であることが多いからである。その残りのビットに0を設定しても1を設定しても、その対象故障の検出に影響を与えないため、そのようなビットはその対象故障にとってドントケアビットになる。



非特許文献1から3はドントケアビットを有しないテストベクトルの集合に対して、その集合の故障検出率を変えずに、一部のテストベクトルの一部ビットをドントケアビットにする技術である。



非特許文献1では、テストベクトルごとにドントケアビットを特定するため、Bit-Stripingという各ビットに対して順番にドントケアビットになれるかどうかのチェックを行う手法を使っている。この手法では、テストベクトル間の相関関係を完全に無視している。また、この手法は、ビット数に比例して処理時間が長くなる欠点もある。



非特許文献2では、XIDと呼ばれる手法に基づきドントケアビットを識別する。非特許文献1の技術と異なって、XID手法はテストベクトルごとではなく、与えられるテストベクトル集合内の全てのテストベクトルに対して同時に処理する。具体的には、まず各テストベクトルでしか検出できない故障(必須故障と呼ぶ)を求める。次に、全ての必須故障を検出するために必要な論理値設定をATPGの含意操作と論理正当化の手法を応用して求める。その結果、その他の論理ビットをドントケアビットにする。この方法では、全部の入力ビットについてシミュレーションを行なうわけではないため、実行時間においては前述の非特許文献1で提案された手法よりも効率的で高速である。しかし、このドントケアビット手法は制限条件を受けていない。つまり、この手法では、どの論理ビットもドントケアビットにされる可能性がある。



非特許文献3では、前述の非特許文献2の技術と同様、テストベクトルごとではなく、与えられるテストベクトル集合内の全てのテストベクトルに対して同時に処理する。前述の非特許文献2の技術との違いは、どの論理ビットもドントケアビットにされることを許さず、一部の論理ビット(候補ビットと呼ぶ)のみからドントケアビットを特定することにある。候補ビット以外の論理ビット(固定ビットと呼ぶ)からはドントケアビットを特定しない。非特許文献3では、候補ビットと固定ビットからなる制約条件のもとでドントケアビットを特定する。前述の非特許文献2と同様で高速である他、所定の目的を達成するための効率的なドントケアビット特定を行うことができる。明らかに、このような目標達成効率は特定されたドントケアビットの位置に関わるため、候補ビットと固定ビットからなる制約条件を目標に合わせて設定することが大事である。



ドントケアビットを有するテストキューブはあくまでドントケアビットを有しないテストベクトルを生成する過程で現れる中間物である。このため、テストキューブ内のドントケアビットに最終的には論理値0または論理値1を埋め込む必要がある。
その埋め込みに際しては、何らかの目的を達成するために必要な論理値(0又は1)をドントケアビットに決定することが一般的に行われる。非特許文献4はスキャンキャプチャ消費電力の低減を目的として、テストキューブのドントケアビットに論理値を決定する技術である。



非特許文献4では、フルスキャン順序回路の組合せ回路部において、様々な手法で得られたドントケアビットを含むテストキューブに対して、3値(論理値0,論理値1,及びドントケアを表すX)シミュレーションを行い、そのテストキューブに対するテスト応答をまず求める。次に、擬似入力線ビットと擬似出力線ビットからなるビットペアを、擬似入力線ビットにのみドントケアがあるタイプAビットペア、擬似出力線ビットにのみドントケアがあるタイプBビットペア、及び、擬似入力線ビットと擬似出力線ビットの両方にドントケアがあるタイプCビットペアに分類する。更に、これらのビットペアを順番に1つずつ処理していく。その処理において、タイプAビットペアの場合、擬似入力線ビットのドントケアビットに対応する擬似出力線ビットの論理値を割り当てることにし、タイプBビットペアの場合、擬似出力線ビットのドントケアビットに対応する擬似入力線ビットの論理値が現れるように、正当化操作を行って、テストキューブ内のドントケアビットの論理値を決めることにし、タイプCビットペアの場合、擬似入力線ビットと擬似出力線ビットの両方にあるドントケアビットに同じ論理値(0又は1)が現れるように、擬似入力線に対する論理値の割り当てと擬似出力線に対する正当化操作を行って、テストキューブ内のドントケアビットの論理値を決めることにする。明らかに、非特許文献4の埋め込み技術の特徴は、テストキューブのドントケアビットに論理値を決める際、1つの擬似入力線ビットと1つの擬似出力線ビットからなる1つのビットペアしか考慮していない。このように決定された論理値は全体的に見て必ずしも最適と言えない。



【非特許文献1】
R.Sankaralingam and N.A.Touba, “Controlling Peak Power During Scan Testing,” Proceedings of IEEE VLSI Test Symposium, pp.153-159,2002.
【非特許文献2】
K.Miyase and S.Kajihara, “XID: Don't Care Identification of Test Patterns for Combinational Circuits,” IEEE Transactions on Computer-Aided Design, Vol.23, pp.321-326,2004.
【非特許文献3】
K.Miyase, S.Kajihara, I.Pomeranz, and S.Reddy, “Don’t Care Identification on Specific Bits of Test Patterns,” Proceedings of IEEE/ACM International Conference on Computer Design, pp.194-199,2002.
【非特許文献4】
X.Wen, H.Yamashita, S.Kajihara, L.-T.Wang, K.Saluja, and K.Kinoshita, “On Low-Capture-Power Test Generation for Scan Testing,” Proceedings of IEEE VLSI Test Symposium, pp.265-270,2005.

Field of industrial application (In Japanese)

本発明は、変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体に関し、特に、論理回路に対するテストベクトル集合を変換する変換装置等に関する。

Scope of claims (In Japanese)
【請求項1】
 
スキャン回路に対するテストベクトル集合を変換する変換装置であって、
前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちの一部のみからドントケアとできるドントケアビットを特定するようにするために、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が削減されるように定められる条件によりドントケアビットにしてもよい1つ又は複数の候補ビット、及び、ドントケアビットにしてはならない1つ又は複数の固定ビットを設定する設定手段と、
前記設定手段が設定した候補ビットのみから特定されたドントケアビットを含むテストキューブに対して、ドントケアビットを含む入力ビットと出力ビットからなる複数のビットペア間における関係であって値が一致するか不一致であるか又は一致か不一致かが未定であることについての互いの依存関係を考慮して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が効果的に削減されるという目的を達成するために必要な論理値をドントケアビットに決定する決定手段とを備え、
前記設定手段は、
前記テストベクトル集合の各テストベクトルに対して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後で論理値の相違が発生するビットと相違が発生しないビットとを識別する第1識別手段と、
前記相違が発生しないビットを固定ビットとする第2識別手段と、
前記定められる条件に基づき削減されるべき前記相違が発生するビットのうちから候補ビット特定条件を満たした前記候補ビットを特定するとともに前記候補ビットに特定されなかった残余の前記相違が発生するビットを固定ビットとする第3識別手段とを有し、
前記候補ビットからドントケアとできるドントケアビットを特定し、前記固定ビットからドントケアビットを特定しないことを特徴とする、変換装置。

【請求項2】
 
前記第3識別手段は
前記定められる条件に基づき、各テストベクトルにおける候補ビットの予定総数を決定し、
前記相違が発生するすべてのビットに対してドントケアを割り当て、3値論理シミュレーションを行って、その結果によって、入力ビットにドントケアがありそれに対応する出力ビットにドントケアがないタイプ1のドントケアビットペア、及び、入力ビットとそれに対応する出力ビットの両方にドントケアがあるタイプ2のドントケアビットペアを特定し、
前記候補ビット特定条件に基づき、前記特定されたタイプ1のドントケアビットペアを優先的に候補ビットとして選択し、前記タイプ1のドントケアビットペアがなくなりかつ既に選択された候補ビットの数が予定総数に達していない場合、前記タイプ2のドントケアビットペアをタイプ2候補ビット選択基準に従って候補ビットとして選択する、請求項1記載の変換装置。

【請求項3】
 
スキャン回路に対するテストベクトル集合を変換する変換装置であって、
前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちの一部のみからドントケアとできるドントケアビットを特定するようにするために、所定の制約条件であって前記スキャン回路における入出力関係に基づく条件によりドントケアビットにしてもよい候補ビット、及び、ドントケアビットにしてはならない固定ビットを設定する設定手段と、
前記設定手段が設定した候補ビットのみから特定されたドントケアビットを含むテストキューブ、またはその他の手段で得られたドントケアビットを含むテストキューブに対して、入力ビットと出力ビットからなる複数のビットペア間の関係を考慮して、所定の目的を達成するために必要な論理値をドントケアビットに決定する決定手段とを備え、
前記決定手段は、
前記テストキューブにおいて、前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットをそれぞれ異なるものと見なし、このような個々のドントケアビット及びその反転が前記スキャン回路に含まれるスキャンセルの入力への出現状況を調べ、
前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットと、前記スキャン回路に含まれるスキャンセルの入力への前記ドントケアビット又はその反転の出現状況に基づいて、スキャンキャプチャの前と後で論理値の相違数が最小化することを実現させる論理値を前記ドントケアビットに決定する、変換装置。

【請求項4】
 
スキャン回路に対するテストベクトル集合を変換する変換装置であって、
前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちからドントケアとできるドントケアビットを含むテストキューブに対して、入力ビットと出力ビットからなる複数のビットペア間の関係を考慮して、所定の目的を達成するために必要な論理値をドントケアビットに決定する決定手段を備え、
前記決定手段は、
前記テストキューブにおいて、前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットをそれぞれ異なるものと見なし、このような個々のドントケアビット及びその反転が前記スキャン回路に含まれるスキャンセルの入力への出現状況を調べ、
前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットと、前記スキャン回路に含まれるスキャンセルの入力への前記ドントケアビット又はその反転の出現状況に基づいて、スキャンキャプチャの前と後で論理値の相違数が最小化することを実現させる論理値を前記ドントケアビットに決定する、変換装置。

【請求項5】
 
スキャン回路に対するテストベクトル集合を変換する変換装置であって、
前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちからドントケアとできるドントケアビットを含むテストキューブに対して、ドントケアビットを含む入力ビットと出力ビットからなる複数のビットペア間における関係であって値が一致するか不一致であるか又は一致か不一致かが未定であることについての互いの依存関係を考慮して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が効果的に削減されるという目的を達成するために必要な論理値をドントケアビットに決定する決定手段を備えた、変換装置。

【請求項6】
 
スキャン回路に対するテストベクトル集合を変換する変換方法であって、
設定手段、前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちの一部のみからドントケアとできるドントケアビットを特定するようにするために、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が削減されるように定められる条件によりドントケアビットにしてもよい1つ又は複数の候補ビット、及び、ドントケアビットにしてはならない1つ又は複数の固定ビットを設定する設定ステップと、
決定手段が、前記設定手段が設定した候補ビットのみから特定されたドントケアビットを含むテストキューブ、またはその他の手段で得られたドントケアビットを含むテストキューブに対して、ドントケアビットを含む入力ビットと出力ビットからなる複数のビットペア間における関係であって値が一致するか不一致であるか又は一致か不一致かが未定であることについての互いの依存関係を考慮して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が効果的に削減されるという目的を達成するために必要な論理値をドントケアビットに決定する決定ステップとを含み、
前記設定ステップは、
前記テストベクトル集合の各テストベクトルに対して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後で論理値の相違が発生するビットと相違が発生しないビットとを識別する第1のステップと、
前記相違が発生しないビットを固定ビットとする第2のステップと、
前記定められる条件に基づき削減されるべき前記相違が発生するビットのうちから候補ビット特定条件を満たした前記候補ビットを特定するとともに前記候補ビットに特定されなかった残余の前記相違が発生するビットを固定ビットとする第3のステップとを含み、
前記候補ビットからドントケアとできるドントケアビットを特定し、前記固定ビットからドントケアビットを特定しないことを特徴とする、変換方法。

【請求項7】
 
前記第3のステップは、
前記定められる条件に基づき、各テストベクトルにおける候補ビットの予定総数を決定するステップと、
前記相違が発生するすべてのビットに対してドントケアを割り当て、3値論理シミュレーションを行って、その結果によって、入力ビットにドントケアがありそれに対応する出力ビットにドントケアがないタイプ1のドントケアビットペア、及び、入力ビットとそれに対応する出力ビットの両方にドントケアがあるタイプ2のドントケアビットペアを特定するステップと、
前記候補ビット特定条件に基づき、前記特定されたタイプ1のドントケアビットペアを優先的に候補ビットとして選択し、前記タイプ1のドントケアビットペアがなくなりかつ既に選択された候補ビットの数が予定総数に達していない場合、前記タイプ2のドントケアビットペアをタイプ2候補ビット選択基準に従って候補ビットとして選択するステップを含む、請求項6記載の変換方法。

【請求項8】
 
スキャン回路に対するテストベクトル集合を変換する変換方法であって、
設定手段が、前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちの一部のみからドントケアとできるドントケアビットを特定するようにするために、所定の制約条件であって前記スキャン回路における入出力関係に基づく条件によりドントケアビットにしてもよい候補ビット、及び、ドントケアビットにしてはならない固定ビットを設定する設定ステップと、
決定手段が、前記設定手段が設定した候補ビットのみから特定されたドントケアビットを含むテストキューブ、またはその他の手段で得られたドントケアビットを含むテストキューブに対して、入力ビットと出力ビットからなる複数のビットペア間の関係を考慮して、所定の目的を達成するために必要な論理値をドントケアビットに決定する決定ステップとを含
前記決定ステップは、
前記テストキューブにおいて、前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットをそれぞれ異なるものと見なし、このような個々のドントケアビット及びその反転が前記スキャン回路に含まれるスキャンセルの入力への出現状況を調べるステップと、
前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットと、前記スキャン回路に含まれるスキャンセルの入力への前記ドントケアビット又はその反転の出現状況に基づいて、スキャンキャプチャの前と後で論理値の相違数が最小化することを実現させる論理値を前記ドントケアビットに決定するステップとを含む、変換方法。

【請求項9】
 
スキャン回路に対するテストベクトル集合を変換する変換方法であって、
決定手段が、前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちからドントケアとできるドントケアビットを含むテストキューブに対して、入力ビットと出力ビットからなる複数のビットペア間の関係を考慮して、所定の目的を達成するために必要な論理値をドントケアビットに決定する決定ステップを含み、
前記決定ステップは、
前記テストキューブにおいて、前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットをそれぞれ異なるものと見なし、このような個々のドントケアビット及びその反転が前記スキャン回路に含まれるスキャンセルの入力への出現状況を調べるステップと、
前記スキャン回路に含まれるスキャンセルの出力に対応するドントケアビットと、前記スキャン回路に含まれるスキャンセルの入力への前記ドントケアビット又はその反転の出現状況に基づいて、スキャンキャプチャの前と後で論理値の相違数が最小化することを実現させる論理値を前記ドントケアビットに決定するステップとを含む、変換方法。

【請求項10】
 
スキャン回路に対するテストベクトル集合を変換する変換方法であって、
決定手段が、前記テストベクトル集合の各テストベクトルを構成する論理ビットのうちからドントケアとできるドントケアビットを含むテストキューブに対して、ドントケアビットを含む入力ビットと出力ビットからなる複数のビットペア間における関係であって値が一致するか不一致であるか又は一致か不一致かが未定であることについての互いの依存関係を考慮して、前記スキャン回路に含まれるスキャンセルの出力において、スキャンキャプチャの前と後の論理値の相違数が効果的に削減されるという目的を達成するために必要な論理値をドントケアビットに決定する決定ステップを含む、変換方法。

【請求項11】
 
請求項6から10のいずれかに記載の変換方法をコンピュータに実行させることが可能なプログラム。

【請求項12】
 
請求項11記載のプログラムをコンピュータが実行することが可能にて記録した記録媒体。
IPC(International Patent Classification)
F-term
Drawing

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JP2005346613thum.jpg
State of application right Registered
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