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GENERATION DEVICE, GENERATION METHOD, PROGRAM ALLOWING COMPUTER TO EXECUTE THE METHOD, AND RECORDING MEDIUM HAVING THE PROGRAM STORED THEREIN

Patent code P110003809
File No. RX05P23
Posted date Jun 30, 2011
Application number P2006-262764
Publication number P2008-082867A
Patent number P5017604
Date of filing Sep 27, 2006
Date of publication of application Apr 10, 2008
Date of registration Jun 22, 2012
Inventor
  • (In Japanese)温 暁青
  • (In Japanese)梶原 誠司
  • (In Japanese)宮瀬 絋平
  • (In Japanese)皆本 義弘
  • (In Japanese)伊達 博
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title GENERATION DEVICE, GENERATION METHOD, PROGRAM ALLOWING COMPUTER TO EXECUTE THE METHOD, AND RECORDING MEDIUM HAVING THE PROGRAM STORED THEREIN
Abstract PROBLEM TO BE SOLVED: To provide a generation device or the like for generating a test vector, capable of effectively reducing consumption electric power at capturing.
SOLUTION: A generation device 100 assigns logic values to a plurality of undecided value bits contained in a test cube regarding a logic circuit to generate a test vector, and includes a selecting section 101 for selecting one assignment object undecided value bit from a plurality of undecided value bits, a capture transition number digitizing section 103 for calculating capture transition numbers obtained due to the test cube containing the undecided value bits, and a logic value assignment section 105 in which, for a first test cube obtained by assigning the logic value 0 to the selected assignment object undecided value bit and a second test cube obtained by assigning the logic value 1 to the selected assignment object undecided value bit, the capture transition number digitizing section 103 is applied, the capture transition number obtained by the first test tube is compared with that by the second test cube, and the logic value corresponding to the smaller one of the capture transition numbers whichever may be is assigned to the selected assignment object undecided value bit.
Outline of related art and contending technology (In Japanese)


図8に示すように、半導体論理回路は、設計、製造、テストの三段階を経て出荷される。ここで、テストとは、製造された半導体論理回路に対してテストベクトルを印加し、半導体論理回路からテスト応答を観測し、それを期待テスト応答と比較して良品、不良品の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路の品質、信頼性及び製造コストを大きく左右する。



一般に、半導体論理回路は主に順序回路である。順序回路は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ回路部と、回路の内部状態を記憶するフリップ・フロップとよりなる。この場合、組合せ回路部は、外部入力線(PI)、フリップ・フロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップ・フロップの入力線である擬似外部出力線(PPO)を有する。組合せ回路部への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものからなる。また、組合せ回路部からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものからなる。



順序回路の組合せ回路部をテストするために、組合せ回路部の外部入力線と擬似外部入力線から所要のテストベクトルを印加し、組合せ回路部の外部出力線と擬似外部出力線からテスト応答を観測する必要がある。1つのテストベクトルは、外部入力線と擬似外部入力線に対応するビットからなる。また、1つのテスト応答は、外部出力線と擬似外部出力線に対応するビットからなる。



しかし、順序回路のフリップ・フロップの出力線(擬似外部入力線)と入力線(擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ回路部をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。



上述の組合せ回路部のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計がある。フルスキャン設計とは、フリップ・フロップをスキャンフリップ・フロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成することである。スキャンフリップ・フロップの動作はスキャンインネーブル(SE)信号線で制御される。例えば、SE=0のとき、従来のフリップ・フロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップ・フロップの出力値が更新され、また、SE=1のとき、同じスキャンチェーンにある他のスキャンフリップ・フロップと1つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップ・フロップにシフトインされると同時に、スキャンフリップ・フロップに現存の値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップ・フロップは同じスキャンインネーブル(SE)信号線を共有するが、異なるスキャンチェーンのスキャンインネーブル(SE)信号線は同一の場合もあれば異なる場合もある。



フルスキャン順序回路の組合せ回路部のテストはスキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、スキャンインネーブル(SE)信号が論理値1にされているシフトモードで行われる。シフトモードにおいては、1つまたは複数のクロックパルスが与えられ、外部から1つまたは複数の新しい値がスキャンチェーン内のスキャンフリップ・フロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップ・フロップに現存の1つまたは複数の値が外部へシフトアウトされる。スキャンキャプチャは、スキャンインネーブル(SE)信号が論理値0にされているキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップ・フロップに同時に1つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップ・フロップに取り込まれる。



スキャンシフトは、擬似外部入力線を介して組合せ回路部へテストベクトルを印加するためと、擬似外部出力線を介して組合せ回路部からテスト応答を観測するために用いられる。また、スキャンキャプチャは、組合せ回路部のテスト応答をスキャンフリップ・フロップに取り込むために用いられる。すべてのテストベクトルに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部をテストすることができる。このようなテスト方式はスキャンテスト方式という。



スキャンテスト方式では、組合せ回路部へのテストベクトルの印加は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップ・フロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部からのテスト応答の観測は、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意のスキャンフリップ・フロップの出力値を観測することができるため、擬似外部出力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、自動テストパターン生成(ATPG)プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。



上述のスキャンテスト方式が有効性を有しているにもかかわらず、通常動作時よりテスト時の消費電力が非常に大きいという問題点が存在する。半導体論理回路がCMOS回路で構成されていれば、消費電力としては、漏れ電流による静的消費電力と、論理ゲートやフリップ・フロップのスイッチング動作による動的消費電力とがある。さらに、後者の動的消費電力は、シフト操作時におけるシフト消費電力と、キャプチャ操作時におけるキャプチャ消費電力とがある。



1つのテストベクトルに対して、スキャンシフト時に与えられるクロックパルスの数は一般に多い。例えば、あるスキャンチェーン内のすべてのスキャンフリップ・フロップに新しい値を設定するために、最大の場合にスキャンフリップ・フロップ個数分のクロックパルスを与える必要がある。このため、シフト消費電力が大きくなり、過度な発熱を引き起こすことがある。それによって、半導体論理回路装置を損壊する恐れがある。シフト消費電力の低減手法が盛んに研究されている。



一方、1つのテストベクトルに対して、スキャンキャプチャ時に必要なクロックパルスの数は一般に1つのスキャンチェーンにつき1つである。そのため、スキャンキャプチャ消費電力による発熱は問題にならない。しかし、キャプチャモードにおいて、擬似外部出力線に現れる組合せ回路部のテスト応答がスキャンフリップ・フロップに取り込まれるとき、テスト応答値とスキャンフリップ・フロップの現在値が異なれば、対応するスキャンフリップ・フロップの出力値が変化する。このような出力変化スキャンフリップ・フロップの数が多ければ、論理ゲートとスキャンフリップ・フロップのスイッチング動作によって、電源電圧が一時的に低下する。この現象はIR(I:電流、R:抵抗)ドロップ現象とも呼ばれる。IRドロップ現象により回路が誤動作し、誤ったテスト応答値がスキャンフリップ・フロップに取り込まれることがある。これによって、通常時には正常に動作できる半導体論理回路は、テスト時に不良品として判定されてしまうという誤テストが発生する。その結果として、歩留りが低下する。特に、半導体論理回路が超大規模化、超微細化、低電源電圧化した場合、誤テストによる歩留り低下は顕著である。従って、キャプチャ消費電力の低減が必要である。



テスト時に単一クロック信号を用いる場合には、クロックゲーティング手法を用いてスキャンキャプチャ消費電力を低減することができるが、半導体論理回路の物理設計への影響が大きい。また、テスト時に多重クロック信号を用いる場合には、ワンホット手法もしくは多重クロック手法でスキャンキャプチャ消費電力を低減することができるが、前者はテストデータ量が著しく増大し、後者はテストベクトル生成に膨大なメモリ消費が必要になるなどATPGへの負担が大きい。従って、スキャンキャプチャ消費電力の低減においては、物理設計への影響、テストデータ量の増加、及びATPGへの負担が小さい手法が望ましい。



他方、値が特定されないビット(未定値ビット)を有するテストキューブはATPGプログラムによるテストベクトルの生成過程で現れることが多い。これに対して、論理ビット(論理値0又は論理値1を持つビット)のみを含み、未定値ビットを含まないテスト入力をテストベクトルと呼ばれる。また、未定値ビットを有しないテストベクトルの集合が与えられる場合、その集合の故障検出率を変えずに、一部のテストベクトルの一部ビットを未定値ビットにすることができる。つまり、未定値ビット特定プログラムによってテストキューブを得ることもできる。テストキューブが存在する原因は、フルスキャン順序回路の組合せ回路部内の1つ又は複数の対象故障を検出するために、外部入力線と擬似外部入力線における一部のビットに必要な論理値を設定すれば十分であることが多いからである。その残りのビットに0を設定しても1を設定しても、その対象故障の検出に影響を与えないため、そのようなビットはその対象故障にとって未定値ビットになる。



ところで、X割当は、ある特質を持つ未定値ビットを持たないテストベクトルを得るために、論理値をテストキューブ内の未定値ビットに割当てる過程であり、回路修正又はATPGアルゴリズムの変更が不要なのでキャプチャ消費電力削減には好ましいアプローチであると考えられてきている。キャプチャ消費電力削減のためのX割当は、ランダムなX割当と異なり、LCP(Low-Capture-Power)対応のX割当と呼ぶことができ、例えば非特許文献1、2、3、4に示されるように新しいX割当として提案されてきている。回路とATPGに影響を与えないことに加えて、LCP用X割当の重要な利点は、未定値ビットの使用に基づかないどのようなシフト消費電力削減の解決策と互換性を持つことである。結果として、シフトとキャプチャ全体の消費電力削減を集約することができる。



図9はシフト消費電力削減のためにMDスキャン(multi-duty scan)(非特許文献5参照)とキャプチャ消費電力削減のためのLCP対応のX割当を使用する例を示した図である。



MDスキャンは、同時に動作するフリップ・フロップ(FF)数の削減のために多相クロックを使用することでシフト消費電力を低減する。しかし、それはキャプチャ消費電力を削減できない。なぜなら、ATPGの複雑さと使用メモリ量の抑制のため、単一のキャプチャクロック相のみが使用されるからである。それにもかかわらず、MDスキャンは未定値ビットに依存しないので、LCP用X割当は低キャプチャ消費電力となるテストベクトル生成のため、未定値ビットを使用できる。このことは、スキャンテスト全体の消費電力削減の解決策となる。多くの場合、キャプチャ消費電力削減はシフト消費電力削減よりも危急である。たとえば、図9に示すような場合は、シフトクロック相数がnのとき、シフト消費電力を1/nに容易に削減できる。しかしながら、キャプチャ消費電力は十分に削減されないならば、スキャンテスト消費電力削減の目標は達成できない。それゆえ、キャプチャ消費電力の削減をできるだけ有効にすることが高い危急性を持つ。



【非特許文献1】
K.M.Butler,J.Saxena,T.Fryars,G.Hetherington,A.Jain,and J.Levis,“Minimizing Power Consumption in Scan Testing:Pattern Generation and DFT Techniques,”Proc.Intl.Test Conf.,pp.355-364,2004.
【非特許文献2】
R.Sankaralingam,R.Oruganti and N.Touba,“Static Compaction Techniques to Control Scan Vector Power Dissipation,”Proc.of VLSI Test Symp.,pp.35-42,2000.
【非特許文献3】
X.Wen,Y.Yamashita,S.Kajihara,L.-T.Wang,K.K.Saluja,and K.Kinoshita,“Low-Capture-Power Test Generation for Scan-Based At-Speed Testing,”Proc.Intl.Test Conf.,Paper 39-2,2005.
【非特許文献4】
X.Wen,H.Yamashita,S,Kajihara,L.-T.Wang,K.Saluja,and K.Kinoshita,“On Low-Capture-Power Test Generation for Scan Testing,”Proc.VLSI Test Symp.,pp.265-270,2005.
【非特許文献5】
T.Yoshida and M.Watari,“A New Approach for Low Power Scan Testing,”Proc.Intl.Test Conf.,pp.480-487,2003.

Field of industrial application (In Japanese)

本発明は、生成装置、生成方法、この方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体に関し、特に、論理回路に対して、テストキューブに含まれる複数の未定値ビットのそれぞれに論理値を割り当ててテストベクトルを生成する生成装置等に関する。

Scope of claims (In Japanese)
【請求項1】
 
論理回路に対して、テストキューブに含まれる複数の未定値ビットのそれぞれに論理値を割り当ててテストベクトルを生成する生成装置であって、
前記論理回路はフルスキャン設計された順序回路であって、
前記複数の未定値ビットの中からXスコア(前記複数の未定値ビットのそれぞれについての前記論理回路に対する信号値の変化の広がり度合い)を最大化する選択基準に応答して論理値の割り当て対象となる一つの割当対象未定値ビットを選択する選択手段と、
確率的に重み付けした下記式によって未定値ビットを含むテストキューブ(v)が前記論理回路内のすべての論理素子の出力で発生させるキャプチャ遷移数(PWT(v))を計算して数値化するキャプチャ遷移数数値化手段と、
前記選択された割当対象未定値ビットに論理値0を割り当てることによって得られる第1テストキューブと、前記選択された割当対象未定値ビットに論理値1を割り当てることによって得られる第2テストキューブに対して、前記キャプチャ遷移数数値化手段を適用し、第1テストキューブによるキャプチャ遷移数と第2テストキューブによるキャプチャ遷移数を比較し、その少ない方に対応する論理値を前記選択された割当対象未定値ビットに割り当てる論理値割り当て手段とを備え、
前記複数の未定値ビットの全てに論理値が割り当てるまで、前記キャプチャ遷移数数値化手段の演算結果に基づいて割当対象未定値ビットに論理値が割り当てられる、生成装置。



ここで、nは回路中の全ノード数、wiはノードiからのファンアウト分岐数、piはノードiの出力線で発生する0から1又は1から0への遷移確率である。

【請求項2】
 
前記キャプチャ遷移数数値化手段は、スキャンキャプチャの前と後の前記論理回路を構成する全ての回路構成素子における信号確率を演算し、当該信号確率の演算結果を用いて前記全ての回路構成素子における信号遷移の確率を演算し、当該信号遷移の確率の演算結果を用いて前記テストキューブが発生させるキャプチャ遷移数を演算して数値化する、請求項1記載の生成装置。

【請求項3】
 
前記論理値割り当て手段は、
前記選択された割当対象未定値ビットに対して1が論理値として割り当てられた場合の第1テストキューブによるキャプチャ遷移数と前記選択された割当対象未定値ビットに対して0が論理値として割り当てられた場合の第2テストキューブによるキャプチャ遷移数とを比較する比較手段と、
前記比較手段の比較結果により値の小さな遷移数に対応する1又は0を割り当てるべき論理値として決定する決定手段とを有する、請求項1又は2記載の生成装置。

【請求項4】
 
前記キャプチャ遷移数数値化手段は、前記選択された割当対象未定値ビットについて論理値が1の場合と0の場合のそれぞれの確率を遷移確率として仮定して適用する、請求項1から3のいずれかに記載の生成装置。

【請求項5】
 
論理回路に対して、テストキューブに含まれる複数の未定値ビットのそれぞれに論理値を割り当ててテストベクトルを生成する生成方法であって、
前記論理回路はフルスキャン設計された順序回路であって、
選択手段が、前記複数の未定値ビットの中からXスコア(前記複数の未定値ビットのそれぞれについての前記論理回路に対する信号値の変化の広がり度合い)を最大化する選択基準に応答して論理値の割り当て対象となる一つの割当対象未定値ビットを選択する選択ステップと、
キャプチャ遷移数数値化手段が、確率的に重み付けした下記式によって未定値ビットを含むテストキューブ(v)が前記論理回路内のすべての論理素子の出力で発生させるキャプチャ遷移数(PWT(v))を計算して数値化するキャプチャ遷移数数値化ステップと、
論理値割り当て手段が、前記選択された割当対象未定値ビットに論理値0を割り当てることによって得られる第1テストキューブと、前記選択された割当対象未定値ビットに論理値1を割り当てることによって得られる第2テストキューブに対して、前記キャプチャ遷移数数値化手段を適用し、第1テストキューブによるキャプチャ遷移数と第2テストキューブによるキャプチャ遷移数を比較し、その少ない方に対応する論理値を前記選択された割当対象未定値ビットに割り当てる論理値割り当てステップとを含み、
前記複数の未定値ビットの全てに論理値が割り当てるまで、前記キャプチャ遷移数数値化手段の演算結果に基づいて割当対象未定値ビットに論理値が割り当てられる、生成方法。



ここで、nは回路中の全ノード数、wiはノードiからのファンアウト分岐数、piはノードiの出力線で発生する0から1又は1から0への遷移確率である。

【請求項6】
 
前記キャプチャ遷移数数値化ステップにおいて、前記キャプチャ遷移数数値化手段は、スキャンキャプチャの前と後の前記論理回路を構成する全ての回路構成素子における信号確率を演算し、当該信号確率の演算結果を用いて前記全ての回路構成素子における信号遷移の確率を演算し、当該信号遷移の確率の演算結果を用いて前記テストキューブが発生させるキャプチャ遷移数を演算して数値化する、請求項5記載の生成方法。

【請求項7】
 
前記論理値割り当てステップは、
比較手段が、前記選択された割当対象未定値ビットに対して1が論理値として割り当てられた場合の第1テストキューブによるキャプチャ遷移数と前記選択された割当対象未定値ビットに対して0が論理値として割り当てられた場合の第2テストキューブによるキャプチャ遷移数とを比較する比較ステップと、
決定手段が、前記比較手段の比較結果により値の小さな遷移数に対応する1又は0を割り当てるべき論理値として決定する決定ステップとを含む、請求項5又は6記載の生成方法。

【請求項8】
 
前記キャプチャ遷移数数値化ステップにおいて、前記キャプチャ遷移数数値化手段は、前記選択された割当対象未定値ビットについて論理値が1の場合と0の場合のそれぞれの確率を遷移確率として仮定して適用する、請求項5から7のいずれかに記載の生成方法。

【請求項9】
 
請求項5から8のいずれかに記載の生成方法をコンピュータに実行させることが可能なプログラム。

【請求項10】
 
請求項9に記載されたプログラムをコンピュータが実行することが可能にて記録した記録媒体。
IPC(International Patent Classification)
F-term
Drawing

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JP2006262764thum.jpg
State of application right Registered
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