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RECONFIGURATION CONTROLLER FOR OPTICALLY RECONFIGURABLE GATE ARRAY AND ITS METHOD

Patent code P110003821
File No. RX05P24
Posted date Jun 30, 2011
Application number P2006-317363
Publication number P2008-131578A
Patent number P4923257
Date of filing Nov 24, 2006
Date of publication of application Jun 5, 2008
Date of registration Feb 17, 2012
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立大学法人九州工業大学
  • (In Japanese)国立研究開発法人科学技術振興機構
Title RECONFIGURATION CONTROLLER FOR OPTICALLY RECONFIGURABLE GATE ARRAY AND ITS METHOD
Abstract PROBLEM TO BE SOLVED: To provide a reconfiguration controller for an optically reconfigurable gate array which can reduce time for optical reconfiguration of an optically reconfigurable gate array while suppressing power consumption of an entire system.
SOLUTION: The reconfiguration controller comprises a laser array 1 to serve as a reproduced light emitting means, in which a plurality of laser beams 11 to 1n is arranged in an array form, a hologram memory 2 for outputting an optical pattern of prestored recording information corresponding to a reconfiguration circuit pattern, by emitting each laser beam, an optically reconfigurable gate array 3 for reconfiguring a plurality of logical operation cells into various logical operation circuits, and a reproduced light emission controlling means 4. Because of this configuration, a case when optical recomposition is required at a high speed and a case when a larger number of reconfiguration circuit patterns are required can be controlled by switching them appropriately, and the time for optical reconfiguration of the optically reconfigurable gate array can be reduced while suppressing power consumption of an entire system. Also according to uses of the optically reconfigurable gate array, the number of reconfiguration circuit patterns and the speed of optical reconfiguration can be arbitrarily selected.
Outline of related art and contending technology (In Japanese)


従来、この種の光再構成ゲートアレイの再構成制御装置として特開2002-353317号公報(以下、特許文献1)、特開2005-51059号公報(以下、特許文献2)及び社団法人電子情報通信学会論文「複数のVCSELを用いたODRGAの再構成速度改善」(宮野元嗣、渡邊実、小林史典)(以下、非特許文献1)に各々開示されるものがあった。前記特許文献1及び2の光再構成ゲートアレイの再構成制御装置における概略構成図を図6に示し、また非特許文献の従来技術の概略構成図を図7に示す。



前記特許文献1に記載の発明に係る光再構成ゲートアレイの再構成制御装置は、論理演算セル及びこの論理演算セルの演算プログラムを設定するプログラム設定用の受光素子を平面状のチップ上に搭載した光再構成型ゲートアレイ3を再構成するに際し、前記光再構成型ゲートアレイ3に対向配設された光学的メモリ手段であるホログラムメモリ2にレーザアレイ1からレーザ光1aを照射して再生光を射出し、この再生光を前記プログラムに応じた光信号の光パターン2aとして光再構成型ゲートアレイ3の受光素子の各々に同時に照射する構成である。



このように光再構成型ゲートアレイ3の平面状のチップ上に搭載された多数の受光素子に光信号の光パターン2aを同時に照射することにより、光再構成型ゲートアレイ3の論理演算セルを論理演算回路として再構成できることとなる。



また、特許文献2に記載の発明に係る光再構成ゲートアレイの再構成制御装置は、光再構成型ゲートアレイ3の上面に配設された光学的メモリ手段であるホログラムメモリ2、このホログラムメモリ2に再生照明光のレーザ光1aを照射する再生光照射手段である面発光レーザからなるレーザアレイ1、及びこのレーザアレイ1の再生照射光であるレーザ光1aの制御を行う再生光照射制御回路4を備えている。



レーザアレイ1は、ホログラムメモリ2に記録された光パターン2aに関する情報を再生するための再生照射光を発振する光源である。レーザアレイ1の照射面には、ホログラムメモリ2に対する再生照射光の照射角を制御するための照射角制御部50が設けられている。再生照明光であるレーザ光1aの照射角は、光再構成型ゲートアレイ3の動作と同期して時間的に切り換えられる。再生照明光であるレーザ光1aの照射角の制御は、再生光照射制御回路4により照射角制御部1aを制御することにより行われる。



レーザアレイ1によりホログラムメモリ2に照射された再生照明光のレーザ光1aは、ホログラムメモリ2を通過して再生光の光パターン2aとなる。この際、ホログラムメモリ2にホログラムとして記録されたマスクパターンを再生し、再生光は光パターン2aを形成する。この光パターンが光再構成型ゲートアレイ3に照射される。光再構成型ゲートアレイ3は光パターン2aに対して光電変換を行い、光パターン2aに対応した論理演算回路の再構成を行う。



また、非特許文献1に記載の発明は、光学的メモリ手段2を擬似的に形成する二つの面発光レーザ21、22からのレーザ光を光学系23を介して単一のVLSIで形成される光再構成型ゲートアレイ3を光再構成する構成である。この構成により光再構成型ゲートアレイ3のフォトダイオードにより多くの光量のレーザ光を照射することができるため、再構成速度の改善が可能となった。



前記構成の発明では、光再構成型ゲートアレイ3に4bitアップダウンカウンタを実装したVLSIとして構成し、この4bitアップダウンカウンタの駆動を単一の面発光レーザ21(又は22)による照射の場合と、二つの面発光レーザ21、22による照射の場合とを比較した。単一の面発光レーザ21(又は22)の照射の場合が580[μsec](又は1340[μsec])であるのに対し、二つの面発光レーザ21、22の場合は340[μsec]となり、二つの面発光レーザ21、22の場合が光再構成の速度を短縮できたことを確認している。



前記各光再構成ゲートアレイの再構成制御装置は、いずれも光再構成型ゲートアレイ3のVLSIへ並列的に高速な書込みが可能であり、多数(例えば、100程度)の再構成回路パターンを光学的メモリ手段2に格納して保有できる利点を有する。
【特許文献1】
特開2002-353317号公報
【特許文献2】
特開2005-51059号公報
【非特許文献1】
社団法人電子情報通信学会論文「複数のVCSELを用いたODR GAの再構成速度改善」(宮野元嗣、渡邊実、小林史典)

Field of industrial application (In Japanese)


本発明は、光再構成型ゲートアレイに各種の論理演算回路を再構成する光再構成ゲートアレイの再構成制御装置に関し、特に再構成する速度を任意に設定及び制御することができる光再構成ゲートアレイの再構成制御装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
再生光を各々発光する複数の発光部がアレイ状に配列され、当該複数の発光部からの各再生光を照射する再生光照射手段と、
前記再生光照射手段に対向配設され、前記各再生光の照射により再構成回路パターンに対応する予め格納された記録情報の光パターンを射出する光学的メモリ手段と、
前記光学的メモリ手段から射出された光パターンの照射によりアレイ状に配列された複数の論理演算セルを各種の論理演算回路に再構成する光再構成型ゲートアレイと、
前記光学的メモリ手段に予め格納された記録情報の記録態様に対応した複数の再生光を当該記録情報の記録領域に発光部が照射するように制御する再生光照射制御手段とを備えることを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項2】
 
前記請求項1に記載の光再構成ゲートアレイの再構成制御装置において、
前記再生光照射制御手段が、光学的メモリ手段に予め格納された複数の記録情報の各記録態様に対応した複数の再生光を当該複数の記録情報の各記録領域に発光部から照射させ、
当該照射により光学的メモリ手段から射出される複数の光パターンで前記光再構成型ゲートアレイの一又は複数の論理演算回路を再構成することを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項3】
 
前記請求項1又は2に記載の光再構成ゲートアレイの再構成制御装置において、
前記再生光照射制御手段が、記録情報に対応した複数の再生光を発光する複数の発光部の範囲内で増加又は減少させることを
特徴とする光再構成ゲートアレイの再構成制御装置。

【請求項4】
 
再生光照射制御手段の複数アレイ状に配列される発光部から光学的メモリ手段に再生光を照射し、当該光学的メモリ手段から光パターンを再生して光再構成型ゲートアレイに照射して各種の論理演算回路を再構成する光再構成ゲートアレイの再構成制御方法において、
前記光学的メモリ手段に予め格納された記録情報の記録態様に対応した複数の再生光を当該記録情報の記録領域に再生光照射手段の複数の発光部が照射し、前記記録情報の記録領域から単一の光パターンを再生して光再構成型ゲートアレイに照射することを
特徴とする光再構成ゲートアレイの再構成制御方法。

【請求項5】
 
前記請求項5に記載の光再構成ゲートアレイの再構成制御方法において、
前記光学的メモリ手段に予め格納された複数の記録情報の各記録態様に対応した複数の再生光を当該複数の記録情報の各記録領域に再構成照射手段の複数の発光部が照射し、
前記複数の記録情報の各記録領域から複数の光パターンを再生して光再構成型ゲートアレイに照射し、
前記光再構成型ゲートアレイの一又は複数の論理演算回路を再構成することを
特徴とする光再構成ゲートアレイの再構成制御方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2006317363thum.jpg
State of application right Registered
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