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(In Japanese)光再構成可能論理回路

Patent code P110003907
File No. RSP53P96
Posted date Jul 4, 2011
Application number P2006-519534
Patent number P4121138
Date of filing May 11, 2005
Date of registration May 9, 2008
International application number JP2005008612
International publication number WO2005117262
Date of international filing May 11, 2005
Date of international publication Dec 8, 2005
Priority data
  • P2004-156769 (May 26, 2004) JP
Inventor
  • (In Japanese)渡邊 実
  • (In Japanese)小林 史典
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)光再構成可能論理回路
Abstract (In Japanese)光学回路の実装面積を可能な限り小さくし、高いゲート密度を実現することを可能とする光再構成可能論理回路を提供する。 論理回路構成情報を含む光信号を電気信号に変換しこの電気信号を保持し出力する構成情報入力回路6、及び論理回路構成情報に従って論理構成が行われる論理構成可変回路7を備えた光再構成可能論理回路1において、構成情報入力回路6は、光導電デバイスPの接合容量及び浮遊容量のキャパシタにより論理回路構成情報を電荷量で保持し、二値化回路により光導電デバイスPの端子間電圧を二値化して回路構成信号として出力する。そして、論理構成可変回路7は、リーク電流により光導電デバイスPの端子間電圧が二値化回路の論理閾値以下に降下するよりも前に論理演算処理を実行するように構成する。
Outline of related art and contending technology (In Japanese)

外部から論理回路構成情報を入力することによって、回路の論理構造を再構成することが可能なデバイスとしては、フィールド・プログラマブル・ゲートアレイ(Field Programmable Gate Array:以下、「FPGA」という。)が広く使用されている。更に、ゲートアレイの稼働率を最大限に上げて回路の実装面積を小さくするため、近年では、動的に再構成可能なデバイスの研究開発が進められ、高速に再構成が可能なデバイスの需要が増してきている。

しかしながら、FPGAのように、ゲートアレイVLSIとメモリとが異なるチップに分離され、それらの間を金属配線により接続した構成を用いて、高速に再構成可能なデバイスを実現することは困難である。例えば、再構成可能デバイスの動作周波数が100MHz、再構成ビット全体の数が100,000ビットとした場合、再構成可能デバイスと外部メモリとが単一配線により接続されているとすれば、転送速度は10Tbpsとする必要がある。この転送速度は、現在の標準のCMOSプロセスを使って実現することはできない。種々の配線上の工夫をしたとしても、使用可能なパッケージにおける接続パットの数が数千個に制限されることから、高速化には限界がある。従って、再構成可能デバイスの電気的な再構成帯域は、再構成ビット数に対して十分に大きいものであるとはいえない。

一方で、例えば、DAP/DNA(Digital Application Processor/Distributed Network Architecture)チップやDRP(Dynamically reconfigurable processor)のような、高速に再構成することが可能なプロセッサが開発されている(非特許文献11,12参照)。これらは、1つのチップ上に再構成メモリとマイクロプロセッサ・アレイとをパッケージしたものである。チップ内部の再構成メモリは、3~16バンクの再構成コンテキストを記憶する。これらのバンクは、各クロックごとに切り替えられる。このプロセスは、いわゆるコンテキスト切替法(context switching method)である。これらのデバイスの算術論理演算ユニット(Arithmetic and Logical Unit:ALU)は、数ナノ秒の周期のクロックごとに再構成させることが可能である。しかしながら、これらのデバイスでは、ゲート密度を維持しながら再構成メモリを増加させることが極めて困難であるという弱点がある。

そこで、これらの弱点を補う為、種々の光学的・電気的手法を組み合わせた新しいデバイスが提案・開発されている(非特許文献7~10参照)。斯かるデバイスのなかで、従来のFPGAの再構成時間を特に短縮することが可能なものとして、光再構成可能ゲートアレイ(Optically Reconfigurable Gate Array:以下、「ORGA」という。)(特許文献1,2,非特許文献1~3,6参照)と光差分再構成可能ゲートアレイ(Optically Differential Reconfigurable Gate Array:以下、「ODRGA」という。)(特許文献3,非特許文献4,5参照)が知られている。これらのデバイスは、FPGAに類似するが、外部の光学的メモリからの光信号の入力によってゲートアレイの論理構造を再構成する点で、FPGAとは異なる。以下、ORGAやODRGAのように、光信号の入力により論理回路の再構成を行うことが可能なデバイスを総称して、「光再構成可能論理回路」という。

図18は光再構成可能論理回路の構成を表す図である。光再構成可能論理回路100は、光学的部分101及びVLSI部分102から構成される。光学的部分101は、VLSI部分102に対して、論理回路構成情報を含む光信号を照射する光学系を有する(特許文献1~5、非特許文献1~5参照)。

光学的部分101は、論理回路構成情報が記憶されたホログラム・メモリ(holographic memory)や空間光変調器(spatial light modulator)等の光学的記憶素子と、光学的記憶素子から論理回路構成情報を読み出すための照射光を出力するレーザ、LED等の発光素子を備えている(特許文献2,4,5、非特許文献2参照)。発光素子から出力される光により光学的記憶素子から論理回路構成情報が光信号として読み出される。

VLSI部分102は、光学的部分101から入力される光信号を検出する受光素子を備えた構成情報入力回路、構成情報入力回路に入力された光信号により与えられる論理回路構成情報に基づいて論理構造の構成が行われる論理構成可変回路、論理構成可変回路に対して外部信号の入出力を行う入出力回路、及び光再構成可能論理回路100全体の動作制御を行うコントローラ等が搭載されている(特許文献1~3,5参照)。

図19は従来の光再構成可能論理回路における構成情報入力回路の一例を示した図である(特許文献3参照)。図19では、ODRGAにおいて使用される構成情報入力回路が示されている。

この構成情報入力回路105は、フォトダイオードD、PMOSトランジスタM、及びTフリップ・フロップ(triggered flip-flop:以下、「TFF」という。)を備えている。フォトダイオードDは、逆方向バイアス接続されており、アノードが接地されている。フォトダイオードDのカソードは、PMOSトランジスタMを介して電源に接続されている。PMOSトランジスタMのゲートには、プリセット信号nPRESETが入力される(ここで、記号「n」は負論理を表す。図面においては、負論理は上線(overline)で示す。以下同じ。)。nPRESETは負論理であり、nPRESETが0のときに、フォトダイオードDのカソードには電源電圧Vcが印加される。

フォトダイオードDとPMOSトランジスタMとの共通ノードN1は、TFFのトリガ入力端子nTに接続されている。TFFのクロック端子にはクロック信号(CLOCK)が入力され、TFFのクリア端子nCLRには、クリア信号(nCLEAR)が入力される。CLEARは負論理の信号である。TFFの出力端子Qから、1ビットの回路構成信号(CONFIG)が出力される。回路構成信号は、論理構成可変回路の論理回路構成情報を表す信号である。

TFFは、CLOCKの立ち上がりにおいて、トリガ入力端子nTの入力が1の場合にはCONFIGの論理値を反転させ、トリガ入力端子nTの入力が0の場合にはCONFIGの論理値を維持する。また、TFFは、nCLEARが0のときには、強制的にCONFIGを0とする。

論理構成可変回路の再構成を行う場合、
(1)まず、nPRESETを0として、フォトダイオードDの端子間に電源電圧Vcを印加した後、nPRESETを1とする。これにより、逆バイアスされたフォトダイオードDの接合容量により、ノードN1はHレベルとされる。
(2)次に、光学的部分101から光信号を入力する。ここで、フォトダイオードDに光照射がされた場合には、フォトダイオードDに電流が流れる。従って、ノードN1の電位はLレベルとなる。フォトダイオードDに光照射がされない場合には、ノードN1はHレベルに維持される。
(3)光学的部分101から光信号の入力が終わった後に、CLOCKの立ち上がりで、ノードN1がLレベルのときはCONFIGの値は維持され、ノードN1がHレベルのときはCONFIGの値は反転する。これにより、論理構成可変回路の論理構成の切り替えが行われる。

上記(1)~(3)の動作のことを、以下では「リフレッシュ」という。

以上の構成はODRGAに使用される構成情報入力回路の一例であるが、ORGAに使用する場合には、図19のTFFの代わりにDフリップ・フロップやラッチ、メモリ等が使用される。
【特許文献1】
特開2002-353317号公報
【特許文献2】
米国特許第6057703号明細書
【特許文献3】
特開2004-064017号公報
【特許文献4】
米国特許第6222755号明細書
【特許文献5】
米国特許第6072608号明細書
【非特許文献1】
J.V.Campenhout,H.V.Marck,J.Depreitere,and J.Dambre,″Optoelectronic FPGAs″,IEEE J.Sel.Top.Quantum Electron,Vol.5,pp.306-315,1999.
【非特許文献2】
J.Mumbru,G.Panotopoulos,D.Psaltis,X.An,F.Mok,S.Ay,S.Barna,and E.R.Fossum,″Optically Programmable Gate Array″,Proc.SPIE-Int.Soc.Opt.Eng.,Vol.4089,pp.763-771,2000.
【非特許文献3】
J.Mumbru,G.Zhou,X.An,W.Liu,G.Panotopoulos,F.Mok,and D.Psaltis,″Optical memory for computing and information processing″,Proc.SPIE-Int.Soc.Opt.Eng.,Vol.3804,pp.14-24,1999.
【非特許文献4】
M.Watanabe,F.Kobayashi,″An optically differential reconfigurable gate array and its power consumption estimation″,IEEE International Conference on Field-Programmable Technology,pp.197-202,2002.
【非特許文献5】
M.Watanabe,F.Kobayashi,″An Optically Differential Reconfigurable Gate Array with dynamic reconfiguration circuit″,10th Reconfigurable Architectures Workshop,p.188,2003.
【非特許文献6】
J.Depreitere,H.Neefs,H.V.Marck,J.V.Campenhout,R.Baets,B.Dhoedt,H.Thienpont,and I.Veretennicoff,″An optoelectronic 3-D field programmable gate array″, FPL’94. Proc.,pp.352-360,1994.
【非特許文献7】
Ted H.Szymanski,Martin Saint-Laurent,Victor Tyan,Albert Au,and Boonchuay Supmonchai,″Field-Programmable Logic Devices with Optical InputOutput″,Applied Optics,vol.39,Issue 5,pp.721-732,February 2000.
【非特許文献8】
Sherif S.Sherif,Stefan K.Griebel,Albert Au,Dennis Hui,Ted H.Szymanski,and H.Scott Hinton,″Field-Programmable Smart-Pixel Arrays:Design,VLSI Implementation,and Applications″,Applied Optics,Volume 38,Issue 5,pp.838-846 February 1999.
【非特許文献9】
Majd F.Sakr,Steven P.Levitan,C.Lee Giles,and Donald M.Chiarulli,″Reconfigurable processor employing optical channels″,Proceedings of the1998 International Topical Meeting on Optics in Computing(OC’98),Proceedings of the SPIE,Vol.3490,p.564-567,1998.
【非特許文献10】
M.Watanabe,J.Ohtsubo,″Digital associative memory neural network with optical learning capability″,Optics Communications,Vol.113,pp.31-38,1994.
【非特許文献11】
中野裕隆,新藤猛,風見哲夫,本村真人,「動的構成プロセッサLSIの開発」,NEC技報,日本電気株式会社,2003年4月,Vol.56,No.4,pp.99-102
【非特許文献12】
U.Tangen,J.S.McCaskill,″Hardware evolution with a massively parallel dynamically reconfigurable computer:POLYP″,Evolvable Systems:FromBiology to Hardware.Second International Conference,ICES 98 Proc.,pp.364-371,1998.

Field of industrial application (In Japanese)

本発明は、論理回路構成情報を含む光信号を入力することによって内部回路の論理構造の再構成を行うことが可能な光再構成可能論理回路に関し、特に、動的に回路構成情報を保持することにより内部回路のゲート密度を高めることが可能な光再構成可能論理回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
光の照射入力により導通/遮断する光導電デバイスを有し、論理回路構成情報を含む光信号を前記光導電デバイスにより電気的な回路構成信号に変換し出力する構成情報入力回路と、
前記回路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路と、
を備えた光再構成可能論理回路において、
前記光信号から入力される論理回路構成情報を回路構成信号として前記光導電デバイスの非導通状態における端子間の寄生容量(以下「入力キャパシタ」という。)に保持し、保持された前記回路構成信号がリーク放電により消失する前に前記入力キャパシタをプリセットして次の光信号を入力することによって論理回路構成情報を動的に前記入力キャパシタに保持させる制御を行うことを特徴とする光再構成可能論理回路。

【請求項2】
 
前記光導電デバイスは逆方向バイアス接続されたフォトダイオードであることを特徴とする請求項1記載の光再構成可能論理回路。

【請求項3】
 
前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して論理出力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導電デバイスが前記光信号を変換して出力する電気信号を量子化して、回路構成信号として出力することを特徴とする請求項1又は2記載の光再構成可能論理回路。

【請求項4】
 
前記光導電デバイスにプリセット電圧を逆バイアス方向に印加することで、前記入力キャパシタを充電するプリセット制御を行うプリセット制御手段と、
前記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一定時間オン状態として前記光信号に従って照光される前記光導電デバイスを導通させることで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う照光制御手段と、
前記照光制御により前記構成情報入力回路に前記論理回路構成情報の書き込みがされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプリセットタイミング信号を出力するタイミング生成手段と、
を備え、
前記プリセット制御手段は、前記プリセットタイミング信号が入力された場合に前記プリセット制御を実行することを特徴とする請求項1乃至3の何れか一記載の光再構成可能論理回路。

【請求項5】
 
前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセットされた前記光導電デバイスの端子間電圧がリーク放電により所定の論理閾値以下に降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセットタイミング信号を出力すること
を特徴とする請求項4記載の光再構成可能論理回路。

【請求項6】
 
前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであること
を特徴とする請求項4乃至5の何れか一に記載の光再構成可能論理回路。

【請求項7】
 
前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前のタイミングで、前記論理構成可変回路の論理出力値を保持する論理出力保持手段を備えていることを特徴とする請求項3乃至5の何れか一記載の光再構成可能論理回路。

【請求項8】
 
前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のオンオフを行うプリセット・スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット・スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサートするものであり
前記論理出力保持手段は、前記プリセット制御手段が前記プリセット信号をアサートする前のタイミングで、前記論理構成可変回路の論理出力値を保持することを特徴とする請求項7記載の光再構成可能論理回路。

【請求項9】
 
前記構成情報入力回路から出力される回路構成信号を前記論理構成可変回路に入力するための回路構成信号伝送線の導通/遮断を行うパストランジスタと、
前記光信号の照射中は前記パストランジスタを遮断状態とすることにより、前記回路構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線が接続された前記論理構成可変回路の入力回路の寄生容量(以下「出力キャパシタ」という。)に保持する制御を行うパストランジスタ制御手段と
を備えたことを特徴とする請求項4乃至6の何れか一に記載の光再構成可能論理回路。

【請求項10】
 
パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なくとも論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタを導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態とする制御を行うことを特徴とする請求項8に記載の光再構成可能論理回路。

【請求項11】
 
前記構成情報入力回路に対し、前記論理回路構成情報を含む光信号を照射する光信号入力手段を備え、
前記照光制御手段は、前記光信号入力手段が出力する前記光信号の選択及び照射のオンオフを制御すること
を特徴とする請求項4乃至10の何れか一に記載の光再構成可能論理回路。

【請求項12】
 
少なくとも2つの前記論理構成可変回路が、論理変数の入出力端子を共通とするように並列接続されており、
前記光信号入力手段は、前記各論理構成可変回路に対応する前記構成情報入力回路に対して、独立に論理回路構成情報を含む光信号を入力することが可能なものであり、
前記論理構成可変回路の出力段に設けられたオープン・コレクタ回路と、
並列接続された前記各論理構成可変回路のうち、同一時刻に、少なくとも一の前記論理構成可変回路に対応する前記構成情報入力回路には光信号が照射されない状態となるように切り替えながら、前記各論理構成可変回路に対して同一の論理回路構成情報を含む光信号を入力するように前記光信号入力手段の制御を行う再構成制御手段と、
を備えていることを特徴とする請求項11記載の光再構成可能論理回路。
IPC(International Patent Classification)
F-term
State of application right Registered
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