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SEMICONDUCTOR ASSOCIATIVE MEMORY foreign

Patent code P110004746
File No. 218
Posted date Aug 18, 2011
Application number P2002-008783
Publication number P2002-288985A
Patent number P3731046
Date of filing Jan 17, 2002
Date of publication of application Oct 4, 2002
Date of registration Oct 21, 2005
Priority data
  • P2001-011760 (Jan 19, 2001) JP
Inventor
  • (In Japanese)マタウシュ・ハンスユルゲン
  • (In Japanese)行天 隆幸
Applicant
  • (In Japanese)国立大学法人広島大学
Title SEMICONDUCTOR ASSOCIATIVE MEMORY foreign
Abstract PROBLEM TO BE SOLVED: To provide an associative memory used suitably in a field of band compression of video in a mobile communication terminal, artificial brain, or the like with a plurality of chips or only one chip.
SOLUTION: The associative memory is provided with a superior function, especially, retrieving the minimum distance at high speed and in parallel, and is small area associative memory formed by CMOS technology, the number of transistors of a retrieval circuit is only proportional to the number of rows of the associative memory linearly. Therefore, even if the number of units of input data and the number of units of reference data are large, increment of circuit scale is suppressed, a retrieval circuit of which chip area is small and which can perform high speed retrieval. By using this associative memory, picture band compression for a mechanical brain system, a data bank system, and a mobile net work terminal or the like requiring vast hardware and software hitherto can be realized with one chip or a plurality of chips.
Outline of related art and contending technology (In Japanese)従来、連想メモリは、ビット長kのユニットW個で構成される入力データと、同様にビット長kのユニットW個で構成されるR個の参照データとの間で、「最も類似したデータ」を検索することにより動作する。このように、連想メモリは、記憶されている参照データと外部より入力される検索データ(マッチデータ)とを比較して最も類似したデータを明らかにするために比較ビットを発生する機能を備えている。

ここで、「最も類似したデータ」とは、距離と呼ばれる尺度が最小になるものと定義されている。このような距離の尺度として、従来「ハミング距離」(“Hamming distance”)と「マッハンタン距離」(“Manhattan distance”)が最もよく知られている。「ハミング距離」はデータ列や音声認識又は白黒の2値画像等に用いられ、「マンハッタン距離」はカラー画像又はグレイスケールの画像等に用いられる。

入力データ又は参照データにおけるユニットのビット長が1ビット(k=1)であれば、ハミング距離が適用される。すなわち、ハミング距離は比較される2個のデータ間における互いに異なるビットの数として定義される。

一方、入力データ又は参照データが、例えばXin={x1,x2,x3,…,xW}とYref={y1,y2,y3,…,yW}等のコード化された数からなるユニットで構成される場合には、マンハッタン距離が適用される。このとき、2個のデータ間のマンハッタン距離は次式のように定義される。

【数1】
(省略)

従来、「最も類似したデータ」(以下ウィンナと呼ぶ)を検索するため、基本的には次のような方法が用いられてきた。すなわち、
(a)アナログニューラルネットワークを用いるもの(H. P. Graf and L. D. Jackel, “Analog Electronic Neural Network Circuits”, IEEE Circuits and Device Mag., 5 pp. 44, 1989)、
(b)複数のSRAM及び分割されたディジタル方式の検索回路を用いるもの(A. Nakada et al.,“A Fully Parallel Vector-Quantization Processor for Real-Time Motion Picture Compression”, IEEE Journ. Solid-State Circuits, vol. 34, pp. 822-830, 1999; T. Nozawa et al.,“A Parallel Vector Quantization Processor Eliminating Redundant Calculations for Real-time Motion Picture Compression”, ISSCC Digest of Tech. Papers, pp. 234-235, 2000)、
(c)ソースフォロアを構成するMOSトランジスタを用いたアナログ・ウィンナ・テイクオール回路(Analog Winner Take-All circuit; WTA circuit)を用いるもの(S. M. S. Jalaleddine and L. G. Johnson, “Associative IC Memories with Relational Search and Nearest-Match Capabilities”, IEEE Journ. Solid-State Circuits, vol. 27, pp. 892-900, 1992)、
等が知られている。

しかし、これらの方法には次のような問題がある。すなわち、検索回路の回路規模がR2のオーダ(O(R2))又はR*Wのオーダ(O(R*W))で増加するので、チップ内における占有面積が増加すること(上記(a)項、(b)項の引用文献参照)、さらに検索に要する時間が長くなること(約1μsec)、また、小さいWまでしか検索できないこと(上記(c)項の引用文献参照)等の問題が指摘されてきた。

このように、従来、連想メモリを用いた人工知能システムは、面積効率の高いハードウエアを実現することが不可能に近い状況であったため、複雑なソフトウェアを用いて高性能なコンピュータ上に構築されるのが一般的であった。

また、ビデオ信号によるコミュニケーションが可能な移動端末はいまだに存在しない。その理由は、例えばMPEG等の画像データ圧縮法を用いれば、送受信端末として膨大なハードウェアを要するからである。これに対して連想メモリではコードブックに基づくデータ圧縮法を用いることができる(A. Nakada et al.,“A Fully Parallel Vector-Quantization Processor for Real-Time Motion Picture Compression”, IEEE Journ. Solid-State Circuits, vol. 34, pp. 822-830, 1999)。

この方法では、先ず一連のデータが所定のビット数のブロックに分割され、次に、連想メモリの機能を用いて、コードブックの中で最も類似したベストマッチブロックが決定され、最終的にはただ1つのブロックの識別名が受信側に伝達される。このようにして伝達されたデータは、コードブックから再構成される。従って、受信側は極めて簡単な構造で実現することができる。

この技術は、特にビデオ映像信号の伝達に適合しており、ベクトル量子化と呼ばれている。本発明の連想メモリは、コンパクトな複数のチップ又は1チップのみで移動通信端末でのビデオ映像の帯域圧縮や人工知能システム、データバンクシステム等の分野で先行使用されるものである。
Field of industrial application (In Japanese)本発明は連想メモリに係り、特に最小距離検索機能が優れた高速・並列の小面積連想メモリであって、人工知能システム、データバンクシステム、及び移動ネットワーク端末等に使用されるものである。
Scope of claims (In Japanese)
【請求項1】
 
R行、W列に配列された各kビット(R、W、kは自然数)のユニット蓄積器と、
前記ユニット蓄積器にストアされた各kビットのユニットがW個配列されてなるW×kビットの入力データ及び参照データをワード長kビットのユニットごとに比較するR行、W列に配列されたユニット比較器と、
前記ユニット比較器からの各行の出力データに対してビットごとに重み付けするワード重み付け比較器と、
R行のロウデコーダと、
W×k列のカラムデコーダと、
を含むメモリアレイを具備し、
前記入力データによる前記参照データの検索がハミング距離を用いて行われ、
前記ユニット蓄積器はSRAM型メモリセルからなり、
前記ユニット比較器は、前記SRAM型メモリセルを構成するラッチ回路の相補型出力部にそれぞれ接続された2入力EXOR回路又は2入力EXNOR回路からなり、
前記ワード重み付け比較器は、前記2入力EXOR回路又は前記2入力EXNOR回路の出力部に接続された各1個のトランジスタ又は互いに直列接続された各2個のトランジスタからなり、
前記ワード重み付け比較器における出力データの重み付けは、前記ワード重み付け比較器を構成する前記各1個のトランジスタ又は前記互いに直列接続された各2個のトランジスタのいずれか1つのゲート幅とゲート長の比の値を前記重み付けに応じて選択することによりなされることを特徴とする半導体連想メモリ。

【請求項2】
 
前記メモリアレイにおける前記ユニットは、バイナリコードデータから構成され、前記ユニットのビット数kは、k=1であることを特徴とする請求項1記載の半導体連想メモリ。

【請求項3】
 
R行、W列に配列された各kビット(R、W、kは自然数)のユニット蓄積器と、
前記ユニット蓄積器にストアされた各kビットのユニットがW個配列されてなるW×kビットの入力データ及び参照データをワード長kビットのユニットごとに比較するR行、W列に配列されたユニット比較器と、
前記ユニット比較器からの各行の出力データに対してビットごとに重み付けするワード重み付け比較器と、
R行のロウデコーダと、
W×k列のカラムデコーダと、
を含むメモリアレイを具備し、
前記入力データによる前記参照データの検索がマンハッタン距離を用いて行われ、
前記ユニット蓄積器は、k(>1)ビットの相補型入力部及び相補型出力部を備え、
前記ユニット比較器は、前記相補型出力部の出力信号を前記相補型入力部の入力信号から減算して減算結果の絶対値を計算する機能を備え、
前記ワード重み付け比較器は、前記ユニット比較器の出力部に接続された各1個のトランジスタ又は互いに直列接続された各2個のトランジスタからなり、
前記ワード重み付け比較器における出力データの重み付けは、前記ワード重み付け比較器を構成する前記各1個のトランジスタ又は前記互いに直列接続された各2個のトランジスタのいずれか1つのゲート幅とゲート長の比の値を前記重み付けに応じて選択することによりなされることを特徴とする半導体連想メモリ。

【請求項4】
 
前記メモリアレイにおける前記ユニットは、バイナリコードデータから構成され、前記ユニットのビット数kは、k>1であることを特徴とする請求項3記載の半導体連想メモリ。

【請求項5】
 
前記半導体連想メモリは、前記メモリアレイの各行に接続されたウィンナ・ラインアップ増幅器を備え、前記ウィンナ・ラインアップ増幅器は、
ウィンナ/ルーザ距離増幅ユニットと、
前記ウィンナ/ルーザ距離増幅ユニットに含まれるフィードバック信号生成部と、
前記フィードバック信号生成部から出力されたフィードバック信号を用いて前記ワード重み付け比較器の比較信号を前記ウィンナ/ルーザ距離増幅ユニットの増幅度が最大になるように制御する比較信号制御ユニットと、
フィードバック信号をコード化することにより、ウィンナの一致の質を出力するフィードバック信号コード化部と、
を具備することを特徴とする請求項1乃至4のいずれか1つに記載の半導体連想メモリ。

【請求項6】
 
R行、W列に配列された各kビット(R、W、kは自然数)のユニット蓄積器と、
前記ユニット蓄積器にストアされた各kビットのユニットがW個配列されてなるW×kビットの入力データ及び参照データをワード長kビットのユニットごとに比較するR行、W列に配列されたユニット比較器と、
前記ユニット比較器からの各行の出力データに対してビットごとに重み付けするワード重み付け比較器と、
R行のロウデコーダと、
W×k列のカラムデコーダと、
を含むメモリアレイを具備し、
前記半導体連想メモリは、前記メモリアレイの各行に接続されたウィンナ・ラインアップ増幅器を備え、前記ウィンナ・ラインアップ増幅器は、
ウィンナ/ルーザ距離増幅ユニットと、
前記ウィンナ/ルーザ距離増幅ユニットに含まれるフィードバック信号生成部と、
前記フィードバック信号生成部から出力されたフィードバック信号を用いて前記ワード重み付け比較器の比較信号を前記ウィンナ/ルーザ距離増幅ユニットの増幅度が最大になるように制御する比較信号制御ユニットと、
フィードバック信号をコード化することにより、ウィンナの一致の質を出力するフィードバック信号コード化部と、
を具備することを特徴とする半導体連想メモリ。

【請求項7】
 
前記ウィンナ/ルーザ距離増幅ユニットは、前記メモリアレイの各行に設けられた、プッシュプル増幅回路及び非反転/反転イネーブル信号を受ける2個のトランジスタ及び補償容量からなり、
前記フィードバック信号生成部は、前記プッシュプル増幅回路の出力をゲートに受ける前記メモリアレイの各行に設けられたソースフォロワ型プルダウントランジスタ、及び前記各プルダウントランジスタと直列に接続された前記メモリアレイの全ての行に共通のプルアップトランジスタからなり、
前記比較信号制御ユニットは、前記メモリアレイの各行に設けられた、前記ワード重み付け比較器からの出力信号電流を制御するパストランジスタ及び前記出力信号電流を中間電位に変換するソースフォロワ型プルアップトランジスタからなり、
前記ソースフォロワ型プルアップトランジスタのゲートには前記フィードバック信号が入力され、前記パストランジスタのゲートには前記イネーブル信号が入力されることを特徴とする請求項6記載の半導体連想メモリ。

【請求項8】
 
前記ウィンナ/ルーザ距離増幅ユニットは、前記メモリアレイの各行に設けられたカレントミラー型増幅回路と補償容量からなり、
前記フィードバック信号生成部は、高速動作するMin/Max型回路からなり、
前記比較信号制御ユニットは、前記ワード重み付け比較器からの出力信号電流を中間電位に変換するソースフォロワ型プルアップトランジスタと、前記フィードバック信号の電圧レベルをシフトして前記シフトされたフィードバック信号を前記ワード重み付け比較器の各1個のトランジスタのソースにそれぞれ入力するレベルシフタからなることを特徴とする請求項6記載の半導体連想メモリ。

【請求項9】
 
前記半導体連想メモリは、前記メモリアレイの各行ごとに接続されたウィンナ・テイクオール回路をさらに備え、前記ウィンナ・テイクオール回路は、
所要の際にのみ構成されるレベルシフタと、
前記ウィンナ/ルーザ距離増幅ユニットのウィンナ/ルーザ距離出力信号をさらに増幅するためのn段(nは1以上の整数)のウィンナ・テイクオール増幅回路と、
前記ウィンナ・テイクオール増幅回路のn段目の出力部に接続された最終決定回路と、
を具備することを特徴とする請求項6乃至8のいずれか1つに記載の半導体連想メモリ。

【請求項10】
 
前記半導体連想メモリは、前記メモリアレイの各行に接続されたウィンナ・テイクオール回路をさらに備え、
前記ウィンナ・テイクオール回路は、レベルシフタと1段のウィンナ・テイクオール増幅回路からなり、
前記レベルシフタは、前記1段のウィンナ・テイクオール増幅回路の増幅度が最大になるように前記ウィンナ・ルーザ距離増幅ユニットの出力信号電圧のレベルをシフトし、
前記1段のウィンナ・テイクオール増幅回路は、前記シフトされた出力信号電圧を前記増幅回路の電流変化に変換するトランジスタと、前記増幅回路の電流変化をさらに前記1段のウィンナ・テイクオール増幅回路の出力信号電圧に変換するトランジスタとを含み、
前記1段のウィンナ・テイクオール増幅回路は、その出力部に設けられた、前記1段のウィンナ・テイクオール増幅回路の出力信号電圧に適合するようにスイッチングしきい値電圧が設定されたインバータからなる最終決定回路を具備することを特徴とする請求項6乃至8のいずれか1つに記載の半導体連想メモリ。

【請求項11】
 
前記半導体連想メモリは、前記メモリアレイの各行に接続されたウィンナ・テイクオール回路をさらに備え、
前記ウィンナ・テイクオール回路は、レベルシフタ、及びn段(nは2以上の整数)のウィンナ・テイクオール増幅回路を含み、
前記レベルシフタは、1段目のウィンナ・テイクオール増幅回路の増幅度が最大になるように前記ウィンナ・ルーザ距離増幅ユニットの出力信号電圧のレベルをシフトし、
前記1段目のウィンナ・テイクオール増幅回路は、前記シフトされた出力信号電圧を前記増幅回路の電流変化に変換するトランジスタ、及び前記増幅回路の電流変化をさらに前記1段目のウィンナ・テイクオール増幅回路の出力信号電圧に変換するトランジスタからなり、
i段目(iは1以上、n以下の整数)のウィンナ・テイクオール増幅回路は、前記i段目のウィンナ・テイクオール増幅回路の出力信号電圧を前記増幅回路の電流変化に変換するトランジスタ、及び前記増幅回路の電流変化をさらに前記i段目のウィンナ・テイクオール増幅回路の出力信号電圧に変換するトランジスタを含み、
n段目のウィンナ・テイクオール増幅回路は、その出力部に設けられた、前記n段目のウィンナ・テイクオール増幅回路の出力信号電圧に適合するようにスイッチングのしきい値電圧が設定されたインバータからなる最終決定回路を具備することを特徴とする請求項6乃至8のいずれか1つに記載の半導体連想メモリ。

【請求項12】
 
R行、W列に配列された各kビット(R、W、kは自然数)のユニット蓄積器、及び前記ユニット蓄積器にストアされた各kビットのユニットがW個配列されてなるW×kビットの入力データと参照データとをワード長kビットを単位として比較するR行、W列に配列されたユニット比較器、及び前記ユニット比較器から各行の出力データに対してビットごとに重み付けするワード重み付け比較器、及びR行のロウデコーダ、及びW×k列のカラムデコーダからなるメモリアレイと、
ウィンナ/ルーザ距離増幅ユニット、及び前記ウィンナ/ルーザ距離増幅ユニットに含まれるフィードバック信号生成部、及び前記フィードバック信号生成部から出力されたフィードバック信号を用いて前記ワード重み付け比較器の比較信号を前記ウィンナ/ルーザ距離増幅ユニットの増幅度が最大になるように制御する比較信号制御ユニット、及びフィードバック信号をコーディングすることによりウィンナの一致の質を出力するフィードバック信号符号化部からなる前記メモリアレイの各行に接続されたウィンナ・ラインアップ増幅器と、
所要の際にのみ構成されるレベルシフタ、及び前記ウィンナ/ルーザ距離増幅ユニットのウィンナ/ルーザ距離出力信号を増幅するためのn段(nは正の整数)のウィンナ・テイクオール増幅回路、及び前記ウィンナ・テイクオール増幅回路のn段目の出力部に接続された最終決定回路を具備する前記メモリアレイの各行に接続されたウィンナ・テイクオール回路と、
からなり、
前記フィードバック信号は、前記ワード重み付け比較器を構成する各1個のトランジスタのソース、又は前記ワード重み付け比較器を構成する互いに直列接続された各2個のトランジスタのいずれか1つのゲートに入力されることを特徴とする半導体連想メモリ。

【請求項13】
 
前記ワード重み付け比較器を構成する各1個のトランジスタ、又は前記ワード重み付け比較器を構成する互いに直列接続された各2個のトランジスタの導電型が反転され、
前記ウィンナ/ルーザ距離増幅ユニット及び前記フィードバック信号生成部をそれぞれ構成するトランジスタの導電型を反転し、前記ウィンナ/ルーザ距離増幅ユニット及び前記フィードバック信号生成部のイネーブル信号の極性を反転し、前記ウィンナ・テイクオール回路を構成するトランジスタの導電型を反転し、かつ、前記ウィンナ/ルーザ距離増幅ユニット及び前記フィードバック信号生成部及び前記ウィンナ・テイクオール回路の電源端子と接地端子がそれぞれ入れ替えられることを特徴とする請求項12記載の半導体連想メモリ。

【請求項14】
 
前記ウィンナ・ラインアップ増幅器、及び前記ウィンナ・テイクオール回路を構成するトランジスタ数は、前記メモリ領域の行数Rに比例することを特徴とする請求項12記載の半導体連想メモリ。

【請求項15】
 
R行、W列に配列された各kビット(R、W、kは自然数)のユニット蓄積器と、
前記ユニット蓄積器にストアされた各kビットのユニットがW個配列されてなるW×kビットの入力データ及び参照データをワード長kビットのユニットごとに比較するR行、W列に配列されたユニット比較器と、
前記ユニット比較器からの各行の出力データに対してビットごとに重み付けしてアナログ信号を出力するワード重み付け比較器と、
R行のロウデコーダと、
W×k列のカラムデコーダと、
を含むメモリアレイからなることを特徴とする半導体連想メモリ。

【請求項16】
 
前記メモリアレイにおける前記ユニットは、バイナリコードデータから構成され、前記ユニットのビット数kは、前記入力データによる参照データの検索にハミング距離を用いる場合にはk=1であり、マンハッタン距離を用いる場合にはk>1であることを特徴とする請求項15記載の半導体連想メモリ。

【請求項17】
 
前記入力データによる前記参照データの検索がハミング距離を用いて行われ、
前記ユニット蓄積器はSRAM型メモリセルからなり、
前記ユニット比較器は、前記SRAM型メモリセルを構成するラッチ回路の相補型出力部にそれぞれ接続された2入力EXOR回路又は2入力EXNOR回路からなり、
前記ワード重み付け比較器は、前記2入力EXOR回路又は前記2入力EXNOR回路の出力部に接続された各1個のトランジスタ又は互いに直列接続された各2個のトランジスタからなることを特徴とする請求項15記載の半導体連想メモリ。

【請求項18】
 
前記入力データによる前記参照データの検索がマンハッタン距離を用いて行われ、
前記ユニット蓄積器は、k(>1)ビットの相補型入力部及び相補型出力部を備え、
前記ユニット比較器は、前記相補型出力部の出力信号を前記相補型入力部の入力信号から減算して減算結果の絶対値を計算する機能を備え、
前記ワード重み付け比較器は、前記ユニット比較器の出力部に接続された各1個のトランジスタ又は互いに直列接続された各2個のトランジスタからなることを特徴とする請求項15記載の半導体連想メモリ。
Industrial division
  • Storage device
IPC(International Patent Classification)
State of application right Registered


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