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SELF-ADAPTING VERSION WINNER LINEUP BOOSTER commons foreign

Patent code P110004748
Posted date Aug 18, 2011
Application number P2002-159436
Publication number P2004-005825A
Patent number P3742878
Date of filing May 31, 2002
Date of publication of application Jan 8, 2004
Date of registration Nov 25, 2005
Inventor
  • (In Japanese)マタウシュ・ハンスユルゲン
  • (In Japanese)小出 哲士
Applicant
  • (In Japanese)国立大学法人広島大学
Title SELF-ADAPTING VERSION WINNER LINEUP BOOSTER commons foreign
Abstract

PROBLEM TO BE SOLVED: To provide a winner lineup booster of a semiconductor associative memory with a large control range for feedback stabilization and having a self-adapting function of the maximum gain volume.

SOLUTION: The self-adapting winner lineup booster is provided with a signal control section which performs level control of a comparison signal (Ci; i is a line number) from a word weighting comparator in a memory domain, a self-adapting metric propagation section corresponding to each line of the memory domain in which the level-controlled comparison signal (Ci) is outputted as a metric propagation signal (LA), a feedback development section which inputs self-adapting voltage (Fa) common to the metric propagation section and a voltage follower which converts its output voltage (min(Ci); the minimum value of C) into feedback voltage (F) and supplies the converted feedback voltage to the signal control part in parallel. Boosting characteristics of the metric propagation section are self-adapted by a comparison signal (Cwin) of a winner line and a value of level control guides the comparison signal (Cwin) within a range of the maximum gain area of the metric propagation section.

Outline of related art and contending technology (In Japanese)
従来の半導体連想メモリ用最大値検出回路には、フィードバックによる安定化機能と固定された最大利得領域を有するものが知られている。この種の最大値検出回路を具備する半導体連想メモリは、例えば、H. J. Mattausch et al.,“An Architecture for Compact Associative Memories with Deca-ns Nearest-Match Capability up to Large Distances”, ISSCC Dig. of Tech. Papers, pp. 170-171, 2001 及び特願2002-008783に提案されている。
【0003】
図8を用いて、従来の最大値検出回路、特にウィンナ・ルーザ距離増幅を行うウインナ・ラインアップ増幅器(以下WLAと略称する)の動作について説明する。なお、半導体連想メモリは、メモリ領域に蓄積された参照データの内、入力データに最も類似する参照データをデータ間の距離と呼ばれる尺度に基づき検索するものであり、入力データにより検索された参照データをウィンナ、検索されない参照データをルーザと呼ぶ。また、WLAは、連想メモリのメモリ領域以外の最大値検出回路において、データ検索能力に直接関与するウィンナ・ルーザ距離増幅部とその周辺回路部(次に述べるワード重み付け比較器を含む)を意味するものである。
【0004】
図8は、従来のWLAのブロック構成を示す図である。図8に示すWLAは、連想メモリのi行目のセルアレイに属するワード重み付け比較器WWCi(図示せず)からの比較信号Ci(図8ではi=1,…,Rとして表示)を入力する信号制御部(SR)100と、固定された最大利得領域を有するウィンナ・ルーザ距離増幅部及びフィードバック生成部からなる回路ブロック(AFG)200から構成される。
【0005】
信号制御部(SR)100は、比較信号Ciの電流の大きさを信号電圧に変換すると同時に、この信号電圧をウィンナ・ルーザ距離増幅部の固定された最大利得領域の中間電位VIiに調整する機能を備えている。このようにして最終的にディジタルな検索結果を得るための信号LAiが回路ブロック(AFG)200から出力される。
【0006】
一方、回路ブロック(AFG)200に含まれるフィードバック生成部から信号制御部(SR)100及びワード重み付け比較器WWCiへのフィードバック信号Fが生成され、WLAの安定動作が確保される。
【0007】
しかし、従来のWLAでは、固定された最大利得領域において最小距離入力信号(比較信号Ci)が増幅され、フィードバックによりその動作が安定化されるので、安定化制御の範囲に限界があり、消費電力が大きくなるという欠点があった。さらに、従来適用されるフィードバック回路では、入力信号Ciの数Rが増加すると信号制御部の負荷容量が増加し、高速動作の妨げになっていた。
Field of industrial application (In Japanese)
本発明は連想メモリに係り、特にパターンマッチング機能を実現するために使用する最大値検出回路に関するものである。
Scope of claims (In Japanese)
【請求項1】
  メモリ領域の各行に配置され、メモリ領域の各行に蓄積された参照データと外部入力とをビットごとに比較するワード重み付け比較器の比較信号(Ci;添字iは行番号)を入力する信号制御部と、
前記信号制御部でレベル制御された前記比較信号(Ci)を増幅し、距離増幅信号(LAi)として出力する自己調整型距離増幅部と、
前記メモリ領域の各行に対応する前記距離増幅部に共通な自己調整電圧(Fa)を入力するフィードバック生成部と、
前記フィードバック生成部の出力電圧(min{Ci})をフィードバック電圧(F)に変換する電圧フォロワからなる駆動電流生成部と、を具備し、
前記フィードバック電圧(F)は、前記メモリ領域の各行に対応する前記信号制御部に並列に供給され、前記距離増幅部の増幅特性が前記比較信号(Ci)の内ウィンナ行の比較信号(Cwin)で自己調整され、かつ前記レベル制御の値が、少なくとも前記ウィンナ行の比較信号(Cwin)を前記距離増幅部の最大利得領域の範囲内に導くことを特徴とする自己調整型ウィンナ・ラインアップ増幅器。
【請求項2】
  前記信号制御部は、
前記比較信号(Ci)を転送する前記ワード重み付け比較器の第1の信号線と、
前記比較信号(Ci)の電力を制御する電圧(VDDi)を転送する前記ワード重み付け比較器の第2の信号線と、
前記メモリ領域の各行に対応する前記信号制御部に前記フィードバック電圧(F)を並列に供給する第3の信号線と、
前記信号制御部を活性化する第4の信号線と、
ドレインが前記第1の信号線に接続され、ゲートが前記第3の信号線に接続され、ソースが接地されたnチャネルトランジスタと、
ソースが電源(VDD)に接続され、ゲートが接地され、ドレインが前記第2の信号線に接続された第1のpチャネルトランジスタと、
ソースが前記電源(VDD)に接続され、ゲートが前記第4の信号線に接続され、ドレインが前記第1の信号線に接続された第2のpチャネルトランジスタとを具備し、
前記フィードバック電圧(F)は、前記nチャネルトランジスタのゲートに入力され、前記比較信号(Ci)は、前記nチャネルトランジスタによってレベル制御されることを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項3】
  前記自己調整型距離増幅部は、
ソースが電源(VDD)に接続されたpチャネルトランジスタと、
ソースが接地された第1のnチャネルトランジスタと、
ドレインが前記電源(VDD)に接続され、ソースが前記第1のnチャネルトランジスタのゲートに接続され、ゲートが前記第1のnチャネルトランジスタのドレインに接続された第2のnチャネルトランジスタと、
前記pチャネルトランジスタのゲートに一方の端子が接続され、他方の端子が接地された容量(C)と、を具備し、
前記pチャネルトランジスタのドレインと前記第1のnチャネルトランジスタのドレインとは互いに接続されて出力ノード(Ni)をなし、前記第2のnチャネルトランジスタのソースは、前記自己調整電圧(Fa)の共通信号線に接続され、前記信号制御部でレベル制御された前記比較信号(Ci)は、前記pチャネルトランジスタのゲートに入力され、前記距離増幅信号(LAi)は、前記出力ノード(Ni)から出力され、前記第2のnチャネルトランジスタのソース電圧は、前記自己調整電圧(Fa)として前記共通信号線に転送されることを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項4】
  前記フィードバック生成部は、
ソースが電源(VDD)に接続され、ゲートがドレインと共通に接続されたpチャネルトランジスタと、
ドレインが前記pチャネルトランジスタのドレインと互いに接続されて前記フィードバック生成部の出力部をなし、ゲートが前記自己調整電圧(Fa)の共通信号線に接続され、ソースが接地された第1のnチャネルトランジスタと、
ドレインが前記自己調整電圧(Fa)の共通信号線に接続され、ゲートが前記ドレインと共通に接続され、ソースが接地された第2のnチャネルトランジスタと、を具備し、
前記自己調整電圧(Fa)は、前記第1のnチャネルトランジスタのゲートに入力され、前記出力電圧(min{Ci})は、前記フィードバック生成部の出力部から出力されることを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項5】
  前記駆動電流生成部を構成する電圧フォロワは、前記フィードバック生成部の出力電圧(min{Ci})を入力し、フィードバック電圧(F)に変換して、前記フィードバック電圧(F)を前記電圧フォロワの出力部から前記メモリ領域の各行に対応する前記信号制御部のnチャネルトランジスタのゲートに並列に供給し、かつ前記電圧フォロワは、前記信号制御部と同時に活性化されることを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項6】
  前記自己調整型ウィンナ・ラインアップ増幅器は、前記増幅器を構成するnチャネルトランジスタ及びpチャネルトランジスタを互いに置き換え、かつ前記メモリ領域を構成するnチャネルトランジスタ及びpチャネルトランジスタを互いに置き換えることにより、等価な動作が可能になることを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項7】
  前記自己調整型ウィンナ・ラインアップ増幅器を構成するトランジスタ数は、前記メモリ領域の行数(R)に比例することを特徴とする請求項1記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項8】
  前記比較信号(Ci)の電力を制御する電圧(VDDi)は、前記ワード重み付け比較器を流れる電流の最大値を制限することにより、前記比較信号(Ci)による消費電力を低減することを特徴とする請求項2記載の自己調整型ウィンナ・ラインアップ増幅器。
【請求項9】
  前記比較信号(Ci)の電力を制御する電圧(VDDi)は、前記ワード重み付け比較器から出力されるウィンナ行の比較信号(Cwin)とルーザ行の比較信号(Close)との間の静的状態における信号差|Cwin-Close|を拡大することを特徴とする請求項2記載の自己調整型ウィンナ・ラインアップ増幅器。
Industrial division
  • Storage device
IPC(International Patent Classification)
Drawing

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JP2002159436thum.jpg
State of application right Right is in force
Reference ( R and D project ) (In Japanese)小出哲士のホームページ


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