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(In Japanese)半導体記憶回路 UPDATE_EN

Patent code P110004906
File No. P20050148-01
Posted date Aug 18, 2011
Application number P2007-532079
Patent number P4862161
Date of filing Aug 17, 2006
Date of registration Nov 18, 2011
International application number JP2006316175
International publication number WO2007023727
Date of international filing Aug 17, 2006
Date of international publication Mar 1, 2007
Priority data
  • P2005-240877 (Aug 23, 2005) JP
Inventor
  • (In Japanese)羽生 貴弘
  • (In Japanese)望月 明
  • (In Japanese)白濱 弘勝
Applicant
  • (In Japanese)国立大学法人東北大学
Title (In Japanese)半導体記憶回路 UPDATE_EN
Abstract (In Japanese)
【課題】
 動作が速く、貫通電流が流れない、差動対回路によるラッチ回路の提供
【解決手段】
 ラッチ回路の差動対回路は、M1とM2で構成されている。入力DTおよびDBや、クロック信号CKTとCKBは、相補的信号であり、M3およびM4はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しない。M3とM4の間のキャパシタCは、十分放電すると仮想グランドとして機能し、M4がカットオフでも、M3が電流源として動作する。
M5とM7およびM6とM8は2個のNOT回路を構成し、この入出力をリング状に接続することで、2状態のスタティック記憶機能を実行している。さらに、M5,M6は差動対回路の負荷抵抗としても動作している。
M9のゲート端子をCKBで制御し、M3のゲート端子をCKTで制御することで、差動対回路とスタティック記憶機能の動作状態を切り替えている。
【選択図】
 図3
Outline of related art and contending technology (In Japanese)

現在の高性能VLSIは、CMOS回路技術の開発に基づいて発展してきた。しかしながら、近年の極限微細加工技術の進展に伴い、物理的サイズのスケーリングのみならず、電源電圧やしきい値電圧も同時にスケールダウンしなければならなくなり、電流駆動能力が電源電圧レベルに依存するCMOS回路では、スイッチング速度の向上が難しくなりつつある。また、VLSI実現の要件として、基本ゲートのスイッチング速度のみならず、回路の電力消費も重要な要素になってきている。すなわち、高速な回路モジュールを構成しても、その消費電力が大きすぎれば同一チップに搭載できない、という消費電力の制約も生じている。特に、組込みシステムやモバイル機器に搭載されるマルチメディアVLSIでは、低消費電力性が極めて重要となる。CMOS回路は本来PMOSトランジスタとNMOSトランジスタによる「相補的スイッチ動作」であるため貫通電流がなく、低消費電力化に適している。しかしながら、回路の動作周波数の向上に伴い、信号入力が0から1(もしくは1から0)に遷移中では、PMOSおよびNMOSトランジスタが「ともにスイッチオン状態」となり、電源電圧からグランドへ抜ける「貫通電流」と呼ばれる大電流が流れてしまい、著しい電力消費を招いてしまう。この問題に対して従来は、「周波数をあまり高くして動作させない」などの間接的な対処しかできておらず、本質的な問題解決方法が望まれていた。

図1(a)は、CMOS回路技術に基づくラッチ回路を示す。また、その動作タイミングチャートを図1(b)に示す。CMOS回路実現では、トランジスタコストをできるだけ低減するために、CMOS NOT回路(図中のINVと記載されている部分)とCMOS形転送ゲート(TG)を組み合せて構成する。
図1(a)に示すように、CMOS NOT回路INV1,INV2,INV3と、転送ゲートTG1,TG2を組み合わせてラッチ回路を形成している。転送ゲートを制御するゲート信号Gから、CMOS NOT回路の直列接続により、相補的なクロック信号CKB,CKTを生成し、転送ゲートTG1とTG2に対して、それぞれ逆に動作するように印加している。
このラッチ回路の動作を、図1(b)に示すタイミングチャートを参照して説明する。信号Gが高い(高レベル)とき、転送ゲートTG1が開いて転送ゲートTG2が閉じ、ラッチ回路は「通過」(T:Though)となり、ラッチ回路に入力している信号Dが、出力信号Qとして出力される。信号Gが低い(低レベル)ときは、転送ゲートTG1が閉じて転送ゲートTG2が開き、変化時のラッチ回路の状態が「保持」(H:Hold)され、出力信号Qとして出力される。

このラッチ回路を2個縦続接続することで、図2(a)に示すように、レジスタの構成要素であるフリップフロップが構成される。図2(b)は、フリップフロップの動作タイミングチャートである。
図2(b)のタイミングチャートを参照しながら、図2(a)の動作を説明する。図2(a)の前段のマスター・ラッチに低レベル・ラッチと記載しているように、クロック信号Cが低レベルのとき、転送ゲートが開いており入力信号Dを入力する。クロック信号Cが高レベルとなると、マスター・ラッチの状態は保持となり、その出力が、後段のスレーブ・ラッチは通過状態なので、出力信号Qとなる。そして、クロック信号Cが低レベルとなると、スレーブ・ラッチの状態は保持となり、出力信号Qは同じ出力を継続する。そして、前段のマスター・ラッチに入力される。このように、クロック信号Cが低レベルから高レベルに変化するとき(図2(b)の丸印参照)の入力信号Dが、フリップフロップに入力されることになり、所謂エッジトリガ・フリップフロップの動作である。
図1(a)および図2(a)で示すように、CMOS回路実現では構成要素としてCMOS NOT回路を用いている。このため、ラッチ回路およびフリップフロップ回路を高速に動作させたとき、これらのCMOS NOT回路に貫通電流パスが多数存在することとなり、消費電力が著しく増大する。

Field of industrial application (In Japanese)

ラッチ回路は、半導体集積回路内の一時記憶要素として必須な基本構成要素であり、高速スイッチング能力、低消費電力性が要求されている。この発明は、この技術分野に関して、従来までのCMOS回路技術に基づく構成と比較し、高速性かつ低消費電力性を共に有する半導体ラッチ回路の構成に関する発明である。

Scope of claims (In Japanese)
【請求項1】
 
MOSトランジスタを用いた半導体記憶回路であって、
2つのCMOSNOT回路の入出力をリング状に接続するとともに、前記2つのCMOSNOT回路に直列に接続した、MOSトランジスタによるスイッチング回路からなる負荷・保持回路と、
前記2つのCMOSNOT回路の入出力と接続され、相補の入力信号を入力する2つのMOSトランジスタによる差動対回路と、
直列に接続された2つのMOSトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記負荷・保持回路のスイッチング回路のMOSトランジスタと、前記電流源を構成する前記2つのMOSトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動しないことを特徴とする半導体記憶回路。

【請求項2】
 
請求項1に記載の半導体記憶回路により構成されたマスター・ラッチ回路と、請求項1に記載の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、
前記マスター・ラッチ回路への入力信号を、前記クロック信号により保持して、スレーブ・ラッチ回路から出力する、フリップフロップの半導体記憶回路。

【請求項3】
 
請求項2記載のフリップフロップの半導体記憶回路において、
前記マスター・ラッチ回路及びスレーブ・ラッチ回路のダイナミック電流源と直列に、それぞれMOSトランジスタによるスイッチング回路を接続し、該スイッチング回路にイネーブル信号を印加する、フリップフロップの半導体記憶回路。

【請求項4】
 
MOSトランジスタを用いた半導体記憶回路であって、
2つのCMOSNOT回路の入出力をリング状に接続するとともに、前記2つのCMOSNOT回路に直列に接続した、MOSトランジスタによるスイッチング回路からなる負荷・保持回路と、
前記2つのCMOSNOT回路の入出力と接続され、2つのMOSトランジスタによる1又は複数の差動対回路と、
前記差動対回路の1方の入力に接続され、多値の電流を入力して、電流-電圧変換を行う電流-電圧変換回路と、
直列に接続された2つのMOSトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と
を備え、前記1又は複数の差動対回路の他の1方の入力に、多値の電流を2値に変換するためのしきい値電圧を印加し、
前記負荷・保持回路のスイッチング回路のMOSトランジスタと、前記ダイナミック電流源を構成する前記2つのMOSトランジスタとには、クロック信号とその相補の信号とを印加し、
前記負荷・保持回路と前記差動対回路とは、同時には作動せず、多値を2値として記憶することを特徴とする半導体記憶回路。

【請求項5】
 
請求項4に記載の半導体記憶回路により構成されたマスター・ラッチ回路と、請求項1に記載の半導体記憶回路により構成されたスレーブ・ラッチ回路とを従属接続し、
前記マスター・ラッチ回路の多値入力信号を、前記クロック信号により、2値として保持して出力することを特徴とする、フリップフロップの半導体記憶回路。

【請求項6】
 
請求項5に記載されたフリップフロップの半導体記憶回路を、1つの電流-電圧変換回路を共有して複数並列に接続して、該電流-電圧変換回路に多値の電流を入力し、
前記複数フリップフロップの出力に応じて多値の電流を生成する出力生成回路を接続し、
多値を複数ビットの2値に変換して保持して多値を出力する、多値フリップフロップの半導体記憶回路。

【請求項7】
 
入出力する多値は(0,1,2,3)の4値であり、複数のフリップフロップの半導体記憶回路は2つであり、2ビットで4値を保持・出力する、請求項6に記載された多値フリップフロップの半導体記憶回路において、
ある1つのフリップフロップのマスター・ラッチの差動対回路は2つであり、該2つの差動対回路にしきい値電圧を設定して、該フリップフロップでは4値の1,2のとき1を記憶し、
他のフリップフロップのマスター・ラッチの差動対回路は1つであり、該差動対回路にしきい値電圧を設定して、該フリップフロップでは4値の2以上のとき1を記憶する多値の半導体記憶回路。

【請求項8】
 
請求項1~7に記載の半導体記憶回路において、
前記負荷・保持回路は、電源と、前記電源より電圧が低い他の電圧とに接続され、前記ダイナミック電流源は、接地されていることを特徴とする半導体記憶回路。
IPC(International Patent Classification)
F-term
State of application right Registered
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